介面確定以後，fpga內部如何規劃？首先應該時鐘和復位。
時鐘：根據時鐘的分類，可以分為邏輯時鐘，介面時鐘，儲存器時鐘等；
1. 邏輯時鐘取決與邏輯的關鍵路徑，最終值是設計和優化的結果，從經驗而不是實際出發：低端fpga(cyclone spantan)工作頻率在40-80mhz之間，而高階器件（stratix virtex）可達100-200mhz之間，根據各系列的先後效能會有所提公升，但不是革命性的。
2. 介面時鐘，非同步訊號的時序一般也是通過fpg**內同步邏輯產生，一般需要同步化，即介面的同步化取樣。某些介面的同步時鐘一般是固定而精確的，例如下示，如serdes的時鐘盡量由該bank的專用時鐘管腳輸入，這樣可保證一組serdes組成的高速介面時鐘偏斜一致。
介面名稱
ip輸入時鐘 備註
mii25mhz
rgmii/gmii
125mhz
xaui
156.25mhz 差分
ip內部倍頻使用
pci33mhz
pci-e
100mz
差分輸入
ip內部倍頻使用
3. 外部儲存器時鐘：這裡時鐘主要為lpddr/ddr2/ddr3等器件的時鐘，一般來說fpga的介面不用工作在相應器件的最高頻率。能夠滿足系統快取資料的效能即可，但是一般這些ip的介面都規定了相應的最小時鐘頻率，因為這些介面狀態機需不停進行外部器件的重新整理（充電），過低的頻率可能會引起重新整理的問題，造成資料丟失或者不穩定。
4. 另外一些需要輸出的低速時鐘，例如i2c、mdio、低速取樣等操作，可以通過內部分頻得到。不用通過pll/dcm產生所需時鐘。在xilinx的fpga中，禁止pll產生的時鐘直接輸出到管腳上，而altera的器件可以如此操作。解決此類問題的方法可通過oddr器件通過時鐘及其180度相位時鐘（反向）接入的時鐘管腳分別取樣0、1邏輯得到。
因為有了dcm/pll這些專用產生時鐘的器件，似乎產生任意時鐘輸出都是可能是，但實際例化的結果，時鐘的輸出只能選取某些範圍和某些頻率，取決於輸入時鐘和分頻係數，clk_out = clk_in *(m/n) 。這些分頻係數基本取整數，其產生的頻率也是有限的值。
復位：根據復位的分類，fpga內部復位可以分為硬復位，邏輯復位、軟復位等；
硬復位：故名思議，即外部引腳引入的復位，可以在上電時給入，使整個fpga邏輯配置完成後，能夠達到穩定的狀態，這種復位重要性在於複雜單板上除了fpga外，可能還有多個器件（cpu、dsp），其上電順序不同，在未完成全部上電之前，其工作狀態為不穩定狀態。這種復位引腳可以通過專用時鐘管腳引入，也可通過普通i/o引入，一般由單板mcu或者cpld給出。
邏輯復位：則是由fpga內部邏輯產生，例如可以通過計數產生，等待一段時間開始工作，一般等待外部某些訊號準備好，另一種fpga內部邏輯準備好的狀態訊號，常見的有dcm/pll的lock訊號；ddr1/2/3等等介面ip的init_done訊號，標示介面ip初始化完成，此時介面ip才能正常工作，一般在300us-1ms之間。只有內部各邏輯準備好後，fpga才能正常工作。另外fpga內部如設計邏輯的看門狗的話，其產生的復位屬於這個層次。
軟復位：嚴格的說，應屬於除錯介面，指fpga接收外部指令產生的復位訊號，用於復位某些模組，用於定位和排除問題，也屬於可測性設計的一部分。例如fpga通過emif介面與cpu連線，內部設定軟復位暫存器，cpu通過寫此暫存器可以復位fpga內部單元邏輯。除錯時，fpga返回錯誤或無返回，通過軟復位能否恢復，可以迅速定位分割問題，加快除錯速度。
這三個復位一般通過與或者或的方式（高電平或、低電平與），產生統一的復位給各模組使用。
問題：同步復位好、還是非同步復位好？xilinx雖然推薦同步復位，但也不一概而論，復位的目的是使整個系統處於初始狀態，這根據個人寫**經驗，這些操作都可以，前提是整個設計為同步設計，時鐘域之間相互隔開，復位訊號足夠長，而不是毛刺。
時鐘和復位基本上每個模組的基本輸入，也是fpga架構上首先要規劃的部分，而不要用到才考慮，搞的整個設計到處例化dcm或者輸出lock進行復位，這些對於工程的可維護性和問題定位都沒有益處。《治家格言》說：「宜未雨而綢繆，毋臨渴而掘井。這與fpga時鐘和復位的規劃是同乙個意思。
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