同步復位與非同步復位-非同步復位和同步復位區別..
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一、同步復位與非同步復位特點：
同步復位就是指復位訊號只有在時鐘上公升沿到來時，才能有效。否則，無法完成對系統的復位工作。
非同步復位是指無論時鐘沿是否到來，只要復位訊號有效，就對系統進行復位。
二、非同步復位和同步復位的優缺點：
1、同步復位的優點大概有3條：
a、有利於**器的**。
b、可以使所設計的系統成為100%的同步時序電路，這便大大有利於時序分析，而且綜合出來的fmax一般較高。
c、因為他只有在時鐘有效電平到來時才有效，所以可以濾除高於時鐘頻率的毛刺。
同步復位的缺點：
a、復位訊號的有效時長必須大於時鐘週期，才能真正被系統識別並完成復位任務。同時還要考慮，諸如：組合邏輯路徑延時,復位延時等因素。
b、由於大多數的邏輯器件的目標庫內的dff都只有非同步復位埠，所以，倘若採用同步復位的話，綜合器就會在暫存器的資料輸入埠插入組合邏輯，這樣就會耗費較多的邏輯資源。
2、非同步復位的優點也有三條：
a、大多數目標器件庫的dff都有非同步復位埠，因此採用非同步復位可以節省資源。
b、設計相對簡單。
c、非同步復位訊號識別方便，而且可以很方便的使用fpga的全域性復位埠gsr。
非同步復位的缺點：
a、在復位訊號釋放(release)的時候容易出現問題。具體就是說：倘若復位釋放時恰恰在時鐘有效沿附近，就很容易使暫存器輸出出現亞穩態，從而導致亞穩態。
b、復位訊號容易受到毛刺的影響。
所以，一般都推薦使用非同步復位同步釋放的方式，而且復位訊號低電平有效。這樣就可以兩全其美了。
在帶有復位端的d觸發器中，當reset訊號「復位」有效時，它可以直接驅動最後一級的與非門，令q端「非同步」置位為「1」or「0」。 這就是非同步復位。
當這個復位訊號release時，q的輸出由前一級的內部輸出決定。
然而，由於復位訊號不僅直接作用於最後一級門，而且也會做為前級電路的乙個輸入訊號，因此這個前一級的內部輸出也受到復位訊號的影響。
前一級的內部電路實際上是實現了乙個「保持」的功能，即在時鐘沿跳變附近鎖住當時的輸入值，使得在時鐘變為高電平時不再受輸入訊號的影響。
對於這乙個「維持」電路，在時鐘沿變化附近，如果「reset」訊號有效，那麼，就會鎖存住「reset」的值；
如果reset訊號釋放，那麼這個「維持」電路會去鎖當時的d輸入端的資料。
因此，如果reset訊號的「釋放」發生在靠時鐘沿很近的時間點，
那麼這個「維持」電路就可能既沒有足夠時間「維持」住reset值，
也沒有足夠時間「維持」住d輸入端的值，因此造成亞穩態，並通過最後一級與非門傳到q端輸出。
如果reset訊號的「釋放」時間能夠晚一點點，也就是說，讓「維持」電路有足夠的時間去鎖住「reset」的值，
那麼，我們就可以肯定輸出為穩定的「reset」狀態了。這一小段鎖住「reset」值所需要的時間，就是暫存器的removal time要求。
同步復位 非同步復位 非同步復位同步釋放筆記
同步復位 非同步復位 非同步復位同步釋放筆記 一般來說，競爭 冒險是由於組合電路競爭冒險產生毛刺，從而影響整個邏輯電路。其實時序電路中也是存在競爭 冒險的，而這一特性主要是由d觸發器輸入端訊號之間的竟爭產生的。存在以下兩種競爭 冒險。1 clk上公升沿與rstn下降沿同時到達 實際上對於d觸發器而言...
同步復位與非同步復位的區別
假設電路都是低電平復位 1 同步復位 復位的有效條件與clk的上公升沿有關，當clk的上公升沿採到rst n為低的時候可復位。如下圖所示 波形如下圖所示 解釋 復位訊號拉低後，當時鐘訊號上公升沿到來時，輸出訊號才復位。2 非同步復位 復位的觸發條件不僅與clk的上公升沿有關，還與rst n的下降沿有...
同步復位和非同步復位的比較
同步復位 同步復位 顧名思義，同步復位就是指復位訊號只有在時鐘上公升沿到來時，才能有效。否則，無法完成對系統的復位工作。用verilog描述如下 always posedge clk begin if rst n end 非同步復位 非同步復位 它是指無論時鐘沿是否到來，只要復位訊號有效，就對系統進...