2020 10 12 Verilog學習總結

2021-10-25 18:04:39 字數 890 閱讀 3428

1.結構說明語句

1)initial 只執行一次

2)always語句 多次執行

1.常用always生成時鐘激勵訊號:

always #(`clk_period/

2) clk =

~clk;

//每過半個週期時鐘翻轉一次

2.always邊沿觸發

always @(posedge clk or negedge rst)

//在clk上公升沿或rst下降沿到來時執行

3.always電平敏感

always @(a or b or c )

//a,b,c任意乙個發生變化時執行

3)task任務

task test;

//輸入輸出埠定義

//邏輯功能描述

endtask

注:

1,task的定義與呼叫均在同乙個module內完成。

2,task定義時無埠列表,呼叫task時的埠排序與埠定義時的順序一一對應。

3,乙個task可多次呼叫多個task或function。

4)function函式

function  [3:

0] tset (input a)

;//至少乙個輸入變數

//邏輯功能描述

endfunction

注:

1,function函式至少要定義乙個輸入變數

2,function函式不能呼叫task

3,function內不得含有時間控制語句,諸如@,#,wait

4,function的輸出變數要定義為函式名

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