序列檢測器是時序數位電路中非常常見的設計之一。它的主要功能是將乙個指定的序列從數字碼流中識別出來。這裡給出乙個「1101」序列檢測器的verilog實現和testbench**。
★設計目標：「1101」序列檢測器
★eda：quartus 15.0
★**軟體：modelsim 10.1c
本序列檢測器共有4個bit位，每個bit占用乙個狀態，再加上結束狀態，故使用格雷碼定義5個狀態：
// 序列檢測器 狀態編碼（格雷碼）
localparam seq_idle = 3'b000;
localparam seq_state1 = 3'b001;
localparam seq_state2 = 3'b011;
localparam seq_state3 = 3'b010;
localparam seq_stop = 3'b110;
「1101」序列檢測器完整verilog**如下：
module seq_detector(
// 輸入埠
input clk100m, // 輸入時鐘:100mhz
input rst_n, // 非同步復位：低電平復位
input data_in, // 輸入序列資料
// 輸出埠
output reg data_out // 輸出標誌
);// 序列檢測器 狀態編碼（格雷碼）
localparam seq_idle = 3'b000;
localparam seq_state1 = 3'b001;
localparam seq_state2 = 3'b011;
localparam seq_state3 = 3'b010;
localparam seq_stop = 3'b110;
reg[2:0] seq_state; // 狀態暫存器
// 序列檢測器 一段式狀態機
always@(posedge clk100m or negedge rst_n)begin
if(!rst_n)begin
data_out <= 1'b0;
seq_state <= seq_idle;
endelse begin
case(seq_state)
// idle 檢測bit1
seq_idle: begin
data_out <= 1'b0;
if(data_in)
seq_state <= seq_state1;
else
seq_state <= seq_idle;
end// 檢測bit2
seq_state1: begin
if(data_in)
seq_state <= seq_state2;
else
seq_state <= seq_idle;
end// 檢測bit3
seq_state2: begin
if(~data_in)
seq_state <= seq_state3;
else
seq_state <= seq_idle;
end// 檢測bit4
seq_state3: begin
if(data_in)begin
seq_state <= seq_stop;
data_out <= 1'b1;
endelse
seq_state <= seq_idle;
end// stop
seq_stop: begin
seq_state <= seq_idle;
data_out <= 1'b0;
endendcase
endendendmodule
`timescale 1ns/1ps
module seq_detector_tb;
reg clk100m;
reg rst_n;
reg[15:0] data;
wire data_in;
wire data_out;
// 訊號初始化
initial begin
clk100m = 0;
rst_n = 1;
#10 rst_n = 0;
#10 rst_n = 1;
// 生成序列
data = 15'b1101_0010_1101_1001;
end// 生成100mhz時鐘
always
#5 clk100m = ~clk100m;
// 序列在下降沿移位，在相鄰的上公升沿取樣
always@(negedge clk100m)
data = ;
// 序列輸出
assign data_in = data[15];
// rtl例化
seq_detector seq_detector_inst(
.clk100m(clk100m),
.rst_n(rst_n),
.data_in(data_in),
.data_out(data_out)
);endmodule
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