我們在編寫c**的時候，一般測試的時候都要用assert進行判斷。那麼怎麼在verilog中進行assert判斷呢？大家知道，system verilog是包含有assert語句的，但是raw verilog沒有。既然verilog 沒有，那麼我們可以自己定義乙個module，一樣可以實現assert的功能。今天在網上看到別人的描述，自己寫了一段類似的**，和大家一起分享一下。希望對大家有所幫助。
// author : feixiaoxing
// date : 2017_01_19
// history:
//module assert(clk, in);
// input & output
input clk;
input in;
// wire & reg;
wire clk;
wire in;
// inner wire & reg
/* none */
// always clause defined here
always @(posedge clk)
begin
if(in !== 1)
begin
$finish;
endendendmodule
verilog學習記（verilog翻譯成c）
有的時候，寫verilog 時，不太確定是否正確，會寫一段偽c 來進行驗證，比如 module sum input clk,input rst,output 15 0 cnt reg 15 0 data always posedge clk or negedge rst if rst data 16...
verilog學習記（學習設計cpu）
很早之前，自己就對cpu的設計非常感興趣。和十幾年前比較，現在網上開源的cpu 還是很多的，比如說risc v openrisc openmips等等。當然，如果是從學習的角度來說，openrisc和openmips還是非常不錯的。那麼，如果是希望能夠深入了解cpu是怎麼設計的，應該需要做哪些準備呢...
verilog學習記（加法器）
分享一下我老師大神的人工智慧教程！零基礎，通俗易懂！程式語言，光看書其實作用不大的，關鍵還需要自己進行實踐。看書的時候，你覺得自己明白了 弄懂了，等到用modelsim實踐的時候還是會出現這樣那樣的問題。因此，還是希望自己能夠不斷地訓練和練習，這樣可以達到熟能生巧的程度。就今天的加法器來說，其實內容...