一、筆者所思：
本文這是本人的第一篇網路上的技術分享。其實之前早就想分享一下自己的自學筆記，由於工作原因以及懶，故擱置了很久。最近看到自己周圍的同事也在某個論壇寫文件，最重要的是實驗室師姐影響和自己還想改變一下自己，故希望自己能夠每週堅持寫下自己的學習收穫。
二、資料參考：
三、文章正文
ddr3硬體設計
個人認為硬體設計主要包括三個部分，晶元原理圖電源引腳設計、晶元原理圖訊號引腳設計、pcb設計。在完成以上兩部分設計時就要考慮：訊號完整性設計、emc設計。
根據晶元手冊，晶元引腳如圖：
ddr1:2.5v(工作電壓)ddr2:1.8v;
ddr內部邏輯圖
a10在預充電命令發出後：a10=0表示選擇0-2bank中選擇乙個預充電、a10=1，三個bank同時預充電；
a12也是在讀寫命令和mr暫存器中使能後，決定突發長度是8bit還是4bit；
另外：dqs和dqs#（data strobe）資料選取秒衝，在讀寫時是跟隨dq線同時發出。
以上的電平除了zq引腳之外，均為input型別表示均有外部輸入到ddr內部。故一般採用33歐姆電路併聯端接到vtt。並且各個引腳均要控制器（cpu/fpga）對應引腳相連。
zq引腳手冊指出採用240ω電阻到vss；ddr的校準用於了校準輸出驅動器的阻抗和odt輸出阻抗.現在以odt為例講述：假設odt輸出負載的電阻為30歐姆，為了減少訊號反射必須要設定上拉端接電阻為30，故通過ddr的mr1[9,6,2]暫存器設定odt的端接電阻為30歐姆，具體是根據zq參考電阻值，通過開關下圖中的pmos管的個數達到需要的端接30歐姆電阻。具體內容參考下圖：
校準功能框圖
校準過程詳解
odt端接
odt的端接電阻rtt的值是根據zq引腳上的基準電阻的幾分之幾確定的，對應暫存器的值不同。通過設定rtt上下拉的阻值，這樣dq引腳輸出的波形的電平基本確定。
pcb設計：
ddr布局：採用fly—by,拓撲結構，這樣stub線最短，emi能夠減小。
電源部分走線：在晶元電源輸入引腳加入去偶電容；大電容和小電容併聯使用，小電容靠近晶元。電源層比地層內縮20h,h為電源層與地層之間的間距；
dq、dq、clk三者走線差分走線阻抗控制在100歐，注意等長、且保持平行走線以及相互之間滿足3w原則。
2. ddr3訪問邏輯：
下圖為ddr的狀態框圖
待續：
DDR基礎知識
1 前言 ddr的全稱為double data rate sdram，也就是雙倍速率的sdram，sdram在乙個clk週期傳輸一次資料，而ddr在乙個clk週期傳輸兩次資料，分別在上公升沿和下降沿各傳輸一次資料，該概念稱為預取，在描述ddr速度的時候一般使用mt s單位，也就是每秒多少兆次資料傳輸...
ddr2 工作時序與原理
1.4 bit prefetch 直接上乙個表，看看ddr2的三個頻率的關係，下圖是內部時鐘均為133mhz的ddr2 ddr sdram的比較，由圖可以看到，相比於ddr，ddr2由於是4 bit prefetch，外部時鐘是內部匯流排時鐘的2倍，而ddr和sdram中，這兩個時鐘頻率相等 在 s...
DDR記憶體基礎知識
1 ram random access memory，隨機訪問記憶體。這裡要注意，隨機不是指的是不確定的讀寫記憶體空間，而是指訪問任意乙個位元組位址空間的時間都是相同的。和隨機記憶體訪問相對應的就是順序訪問，典型的就是磁帶，從開頭到結尾，要想讀寫某乙個記憶體空間，只能從頭開始按順序讀取。2 sram...