（1）邏輯級
設計實體以布林邏輯（與或非等）、觸發器、鎖存器等元件例化實現。例如四位全加器，可以用rtl級描述，也可以使用閘電路描述。
（2）rtl級
使用硬體描述語言設計，verilog與vhdl較為常用。rtl級描述可以依照基礎語法劃分，如選擇語句、迴圈語句；也可以按照時序劃分，組合邏輯電路和時序邏輯電路。
（3）行為級
比rtl更高層次的描述，更注重於功能的實現，新增時序約束讓工具在約束範圍內自動生成可以工作的電路，例如vivado hls工具，可以新增directives，對latency和interval進行約束。其優點是設計方便，接近我們的設計習慣；缺點是debug比較麻煩，除錯耗時長。
synopsys的design compiler是常用的綜合工具，其使用與綜合流程一致，如下圖所示
dc類似於指令碼處理軟體。首先讀入.v格式的設計檔案，然後加入.db格式的工藝庫、鏈結庫，最後新增tcl約束指令碼，綜合生成特定工藝庫、特定約束條件下的電路。
亞微公尺：<1um；深亞微公尺：<0.5um；超深亞微公尺：<0.25um
面對製程越來越小的工藝，超深亞微公尺電路綜合面臨最大的問題是不可忽略的線延遲。
我們在做時序約束時主要考慮電路模組內部，連線線上的延遲所佔時間很小。但線寬縮小到一定程度時，可以理解為電阻r在增大（r=ρl/s），對某一結點的充電時間t=rc不斷增加。可能導致電平不能在約束時間內翻轉，從而導致邏輯功能錯誤。
解決這一問題，需要在ic設計過程中不斷地迭代逼近。例如physical compiler可以在結合前端與後端的時序約束不斷擬合，直到獲得較為理想的時序。
ASIC設計流程
asic 設計流程 專案策劃 形成專案任務書 專案進度，週期管理等 流程 市場需求 調研 可行性研究 論證 決策 任務書 系統說明及行為描述 確定設計物件和目標，進一步明確晶元功能 內外部效能要求，引數指標 論證各種可行方案，選擇最佳方式，加工廠家，工藝水準。系統說明是晶元設計到邏輯和布局的第一步。...
ASIC開發設計流程
zz asic開發設計流程 1.使用語言 vhdl verilog hdl 2.各階段典型軟體介紹 a 輸入工具 summit summit 公司 b 工具 vcs,vss synopsys 公司 c 綜合器 designcompile,bc compile synopsys 公司 d 布局佈線工具...
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