學fpga給我最大的體會就是它的程式語言是並行執行的，不像c語言那樣一行一行的執行。verilog裡面有個always語句，所有的always語句塊全部併發執行，而always語句塊內部是逐行執行的（前提是只是用阻塞賦值）。verilog中沒有中斷的概念，而逐行執行指令的c語言卻離不開中斷。
學習verilog必須要掌握最基本的概念，像上面的阻塞賦值等等，新手都要經歷這一關的，呵呵。
還有，verilog是始終離不開硬體，c語言中可以不限制迴圈次數，而verilog就不行，因為每迴圈一次就會增加fpga內部資源的占用。
好啦就說這些吧。
HDL可綜合 不可綜合
verilog hdl和vhdl相比有很多優點，有c語言基礎的話很容易上手。蒐集了一些網上大神的經驗總結和書上的例子，所以對於和我一樣的初學者，這篇部落格應該還是很有提高作用的，至於具體語法，任何一本書都講的很詳細。hdl 是 hardware description language 的縮寫，中文...
Verilog可綜合不可綜合語句
1 所有綜合工具都支援的結構 always，assign，begin，end，case，wire，tri，generate，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0...
verilog中的可綜合與不可綜合語句
1 所有綜合工具都支援的結構 always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，n...