題目:數字式競賽搶答器設計(4人搶答器)
一、需求分析
1、問題描述:
設計乙個可容納不低於四組參賽者同時搶答的數字搶答器,可判斷第一搶答者並報警指示搶答成功,其他組搶答均無效。用數碼管顯示成功搶答者的組號,若提前搶答則對相應的搶答組發出警報。
2、基本要求:
a 裁判按下開始按鈕之後方可開始搶答,當裁判按下開始之後搶答開始且提示燈變亮。1、2、3、4,4名選手開始搶答並按下自己對應的按鈕,當第一選手成功搶答後蜂鳴器報警提示、對應選手指示燈變數且數碼管顯示成功搶答者的編號,之後其他選手操作均無效。
b 裁判未按下開始按鈕之前若有人搶答視為犯規,犯規提示燈變亮、蜂鳴器報警提示、對應選手指示燈變數且數碼管顯示犯規者的編號。
c 每完成一輪搶答後,需要裁判按重置按鈕才可以進行下一輪搶答。否則任何操作均無效。
(1) 輸入形式
裁判:開始按鈕
重置按鈕
選手;1號搶答按鈕
2號搶答按鈕
3號搶答按鈕
4號搶答按鈕
(2) 輸出形式
開始提示燈
4位選手對應的指示燈
蜂鳴器犯規報警提示燈
數碼管(3) 程式所能達到的功能
可判斷第一搶答者並報警指示搶答成功,其他組搶答均無效。用數碼管顯示成功搶答者的組號,若提前搶答則犯規且犯規警告燈發亮、蜂鳴器報警且數碼管會顯示搶答者編號。
二、設計概要
nyy
n
在實際實驗中,用k0,k1,k2,k3代表四位選手,k5,k6分別代表裁判和重置復位,d0,d1,d2,d3為四名選手搶答成功的指示,此外,數碼管會顯示具體選手,有人搶答蜂鳴器(d6)就會報警,d9亮則證明選手是違規搶答。
三、程式設計
module qdq
(clk,k1,k2,k3,k4,o1,o2,o3,o4,
out,start,reset,sign,qout)
; input clk,k1,k2,k3,k4,start,reset;
output o1,o2,o3,o4,
out,sign;
output [6:
0]qout;
reg o1,o2,o3,o4,
out,sign;
reg [6:
0]qout;
//七段數碼管顯示
always@(posedge clk)
if(reset)
//復位
begin
<=
6'b000000;
qout=
7'b0000000;
endelse
begin
//違規搶答搶答if(
(start==0)
&&(k1||k2||k3||k4)
) begin
//一號違規搶答
if(k1&&
!o2&&
!o3&&
!o4)
begin
qout=
7'b0000110;
o1<=1;
out<=1;
sign<=1;
end//二號違規搶答
if(k2&&
!o1&&
!o3&&
!o4)
begin
qout=
7'b1011011;
o2<=1;
out<=1;
sign<=1;
end//三號違規搶答
if(k3&&
!o1&&
!o2&&
!o4)
begin
qout=
7'b1001111;
o3<=1;
out<=1;
sign<=1;
endif
(k4&&
!o1&&
!o2&&
!o3)
begin
qout=
7'b1100110;
o4<=1;
out<=1;
sign<=1;
endend
//正常搶答,分別是1、2、3、4號搶答對應情況if(
(start==1)
&&(k1||k2||k3||k4)
) begin
if(k1&&
!o2&&
!o3&&
!o4)
begin
qout=
7'b0000110;
o1<=1;
out<=1;
sign<=0;
endif
(k2&&
!o1&&
!o3&&
!o4)
begin
qout=
7'b1011011;
o2<=1;
out<=1;
sign<=0;
endif
(k3&&
!o1&&
!o2&&
!o4)
begin
qout=
7'b1001111;
o3<=1;
out<=1;
sign<=0;
endif
(k4&&
!o1&&
!o2&&
!o3)
begin
qout=
7'b1100110;
o4<=1;
out<=1;
sign<=0;
endend
endendmodule
四 、測試與分析
1、測試圖如下:
**圖引腳圖
實際操作
2、結果分析:
通過多次測試(結果如上圖),實驗結果與預期一致,1,4號選手分別為搶答犯規操作,故d9犯規警示燈發亮,2,3號選手分別為搶答成功。
智力競賽搶答器的設計與除錯
一 實驗目的 1 了解乙個數字系統的基本組成及它的控制電路的設計。2 熟悉整合晶元的綜合應用和pld的應用與特點。3 學習用實驗的方法來完善理論設計以及用實驗的方法確定某些電路引數。4 繼續掌握逐級分部的除錯方法。二 設計要求 搶答器應具有數碼鎖存 顯示功能,搶答組數分為7組,即序號1 2 3 4 ...
智力競賽搶答器 Verilog HDL 建模
設計題目 智力競賽搶答器 verilog hdl 建模 設計要求 1 5 組參賽者進行搶答 2 當搶先者按下按鈕時,搶答器能準確判斷,並以聲 光標誌 模擬 要求聲響 光亮時間為 3s 後自動結束 3 搶答器應具有互鎖功能,某組搶答後能自動封鎖其他各組進行搶答 4 具有限時功能,分 5s 10s 15...
51微控制器搶答器設計
設計以八路搶答為基本理念。考慮到依需設定限時回答的功能,利用at89c51微控制器及外圍介面實現的搶答系統,利用微控制器的定時器 計數器定時和記數的原理,將軟 硬體有機地結合起來,使得系統能夠正確地進行計時。同時使液晶顯示屏能夠正確地顯示時間,並且給出指令的提示,揚聲器發生提示。系統能夠實現 在搶答...