quartus選單翻譯：
時序約束名字
頂層檔案的module名字與頂層檔案的檔案的名字要一致。
例：若.v檔案為top.v，則其內部必須為module top，而不能是module top。
時序約束步驟學習**：
主要是乙個是先建sdc檔案，乙個是頁面操作自動生成制定，最後儲存sdc檔案，且要記得將檔案加入到工程！有個問題，檔名和頂層檔名一樣，但需要在檔名.(out.)sdc這個out要不要加？
這個的頁面gets ports的list出不來我想要的pll的參考時鐘（基礎時鐘），只出來了fpga的時鐘輸入管腳。
這個最詳細，試了這個
時鐘分組不是很懂，還有其他的時序約束，比如i/o，後面再研究。
quartus中的時序約束常用方法
quartus中有三種時序約束方法 1 timing setting 2 wizards timing wizard 3 assignment assignment editor 一般來說，前面兩種是全域性約束，後面一種是個別約束。先全域性，後個別。約束操作的目標就是得到合理的時序報告。1 時序驅動...
基於quartus的高階時序分析
派生時鐘就是和獨立時鐘存在頻率或者相位關係的時鐘，非同步儲存器就是具有儲存讀寫非同步功能的儲存器。在時序分析中，這兩個部分的靜態時序分析是需要設定個別約束的。派生時鐘會產生時鐘偏斜或者不同頻率時序問題，非同步儲存器則類似latch，存在建立時間和保持時間的要求。分別對獨立時鐘和衍生時鐘做時序約束，保...
靜態時序和時序約束
靜態時序中，組成設計的元件分類成組合邏輯和時序邏輯兩大類。在vivado中，設計是否滿足效能要求是由靜態時序分析 static timing analysis，sta 來校驗和驗證的，在靜態時序分析sta中元件的功能並不重要，重要的是元件的效能。在vivado中，靜態時序引擎是基於基本元件，這意味著...