**靜態時序分析（static timing analysis,sta）**是電路設計複雜化，電路效能要求提公升的產物，他能驗證設計在時序上的正確性，並決定設計是否能夠在要求的工作頻率下執行。
靜態時序分析既要檢驗門級電路的最大延遲，以保證電路在指定的頻率下能夠滿足建立時間的要求，同時又要檢驗門級電路的最小延遲，以滿足保持時間的要求。
sta的優缺點：
優點
1）靜態時序分析執行速度快
2）不需要測試向量（所以所需時間遠遠少於門及動態**）
3）sta對於有時序路徑的時序，測試覆蓋率可以近乎達到100%。
4）sta可以識別的時序故障數量要遠多於動態**。
缺點
1）sta不能驗證設計的功能
2）sta只能驗證同步時序電路的時序特性。
3）sta不能自動識別設計中的特殊路徑，比如多週期路徑（multi-cycle）、false_path、multiple clock等，這需要設計者手動的通過時序約束檔案來指導靜態時序分析。
靜態時序分析
常用的靜態時序分析結構圖 時序圖如下 紅色虛線之間的是建立時間和保持時間，在這段時間內資料應保持穩定不變。其中clk1是前一級觸發器的時鐘，clk2是後一級觸發器的時鐘。clk2相對於clk1存在一定的偏斜tclk skew。我們在在後一級觸發器的第乙個時鐘上公升沿分析保持時間，在後一級觸發器的第二...
靜態時序分析 Timing borrow
timing borrow技術又稱為cycle stealing技術，主要是利用latch的電平敏感特性，通過有效電平獲取資料，通過無效電平保持被鎖存的資料，主要用於解決路徑時序不滿足電路要求的情況。通過timingborrow可以對電路進行加速,當路徑延遲較大時,可以通過借用latch的部分時間實...
靜態時序分析SAT
launch edge和latch edge分別是指一條路徑的起點和終點，只是乙個參考時間，本身沒有什麼意義，latch edge launch edge才有意義。1.背景 靜態時序分析的前提就是設計者先提出要求，然後時序分析工具才會根據特定的時序模型進行分析，給出正確是時序報告。進行靜態時序分析，...