靜態時序分析是檢查系統時序是否滿足要求的主要手段。以往時序的驗證依賴於**，採用**的方法，覆蓋率跟所施加的激勵有關，有些時序違例會被忽略。此外，**方法效率非常的低，會大大延長產品的開發周期。靜態時序分析工具很好地解決了這兩個問題。它不需要激勵向量，可以報出系統中所有的時序違例，並且速度很快。但並沒有進行系統功能上的驗證。
上圖我們可以看到靜態時序分析在整個晶元設計流程中的位置，可以發現sta幾乎涉及後端的全部階段，是sign off的重要工具。。通過靜態時序分析，可以檢查設計中的關鍵路徑分布；檢查電路中的路徑延時是否會導致setup違例；檢查電路中是否由於時鐘偏移過大導致hold違例；檢查時鐘樹的偏移和延時等情況。此外靜態時序分析工具還可以與訊號完整***結合在一起分析串擾問題。常用的靜態時序工具是primetime。其主要輸入輸出為：
相對於動態**，我們可以得出下表：
1.建立時間（setup time）
觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上公升沿被打入觸發器
2.保持時間（hold time）
觸發器的時鐘訊號上公升沿到來以後，資料穩定不變的時間，如果保持時間不夠，資料將不能被打入觸發器。
3.時間裕量（time slack）
傳輸中的訊號的真實時間於需求時間之間的差值。通常用來表示設計是否滿足時序要求。
4.時鐘抖動（clock jitter）
指時鐘邊沿變化不確定的時間。
5.時鐘偏斜（clock skew）
時鐘和其它訊號的傳輸一樣會有延時的。下圖中，時鐘訊號從時鐘源傳輸到源暫存器的延時定義為tc2s ，傳輸到目標暫存器的延時定義為 tc2d。
時鐘偏斜是指時鐘源到達源暫存器和目的暫存器的時間偏移。其計算公式為：tskew = tc2d – tc2s。
6.時序分析起點（launch edge）
第一級暫存器資料變化的時鐘邊沿，也是靜態時序分析的起點。
7.時序分析終點（latch edge）
資料鎖存的時鐘邊沿，也是靜態時序分析的終點。
8.資料輸出延時(clock-to-output delay)
這個時間指的是當時鐘有效沿變化後，資料從輸入端到輸出端的最小時間間隔。
9.資料到達時間（data arrival time）
輸入資料在有效時鐘沿后到達所需要的時間。主要分為三部分：時鐘到達源暫存器時間（tc2s），暫存器輸出的延時（tco）和源暫存器到目的暫存器資料傳輸的延時（tr2r），如下圖:
因此,data arrival time = launch edge + tc2s + tco + tr2r
10.資料需求時間(data required time)
在時鐘鎖存的建立時間和保持時間之間資料必須穩定，從源時鐘起點達到這種穩定狀態需要的時間即為資料需求時間。如下圖:
因此,(建立)data required time = latch edge + tc2d – tsu;
(保持)data required time = latch edge + tc2d + th;
而習慣用clock arrival time (時鐘到達時間)= latch edge + tc2d
sta主要分為以下三步：
1、將整個電路設計分割成不同的時序路徑
2、計算每一條時序路徑的邏輯延時
3、檢查時序路徑是否滿足其時序約束
時序路徑可分為以下四種：
靜態時序分析
常用的靜態時序分析結構圖 時序圖如下 紅色虛線之間的是建立時間和保持時間，在這段時間內資料應保持穩定不變。其中clk1是前一級觸發器的時鐘，clk2是後一級觸發器的時鐘。clk2相對於clk1存在一定的偏斜tclk skew。我們在在後一級觸發器的第乙個時鐘上公升沿分析保持時間，在後一級觸發器的第二...
靜態時序分析 Timing borrow
timing borrow技術又稱為cycle stealing技術，主要是利用latch的電平敏感特性，通過有效電平獲取資料，通過無效電平保持被鎖存的資料，主要用於解決路徑時序不滿足電路要求的情況。通過timingborrow可以對電路進行加速,當路徑延遲較大時,可以通過借用latch的部分時間實...
靜態時序分析SAT
launch edge和latch edge分別是指一條路徑的起點和終點，只是乙個參考時間，本身沒有什麼意義，latch edge launch edge才有意義。1.背景 靜態時序分析的前提就是設計者先提出要求，然後時序分析工具才會根據特定的時序模型進行分析，給出正確是時序報告。進行靜態時序分析，...