當我們做後仿時我們究竟在仿些什麼
[1] 當我們做後仿時我們究竟在仿些什麼（補充）
[2]
最近又做了一些後仿debug的工作，有兩點是之前兩篇沒有提到太多的，趁假期有點時間記錄下來。標題也照舊，加個三吧。
之前提到過，數位電路後仿的乙個主要目的就是動態驗證非同步電路時序。非同步電路的時序是目前sta工具無法覆蓋的。
例如非同步復位的release是同步事件，其時序是可以靠sta保證的；但是reset是非同步事件，它的時序只能靠設計來保證、動態**來檢查。產生reset的邏輯可能來自多個時鐘域，但是在送入非同步復位電路的時候，還是需要在設計上做到最終是單獨乙個時鐘域的觸發器輸出。這樣才能保證非同步復位訊號本身**刺。
話說回來，現在的**靜態檢查工具，已經能夠很好的檢查出類似的cdc問題了。不過工具雖然強大，但決定工具發揮作用大小的還是站在工具背後的人。
所以後仿成了最後一道關口。
遺憾的是，在上面這個例子中，後仿這個關口也並不是百分百能截住所有問題。如果後仿僥倖發現了類似的設計問題，真是應該去買張彩票、改行去撈魚了。為什麼撈魚呢？因為整個設計流程肯定漏洞很多，說不定是一張上好的漁網。
後仿中，難免會碰到x態的問題，而且波形工具還很貼心的用紅色繪製出來，血淋淋的、嚇你沒商量。如果sta都乾淨了，很多時候x態還是非同步電路造成的問題。
大家都知道，多bit訊號跨時鐘域的時候，除了用同步指示訊號的方法外，常用的還是用非同步fifo。非同步fifo形成讀資料的邏輯裡，可以分為兩部分。一部分是寫資料，這部分是寫時鐘域的，是非同步跨時鐘域的。另一部分是讀位址，這部分是讀時鐘域的，是同步的。大部分情況下，讀資料中呈現的x態，是因為寫資料的非同步造成的。而非同步fifo的設計，是需要保證寫資料穩定足夠的時間（多個讀時鐘週期），以便讀時鐘來穩定取樣的。
所以在這樣的情形中，讀資料區域性出現了x態（時序違例），是不應該影響正常功能的。
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