verilog hdl可以在不同的的抽象層次進行描述電路下面的它們的具體層次分類:
可分為前端與後端：
前端：
後端：
（1）系統級設計（系統建模語言對各個模組描述，功能**）
（2）前端設計（rtl設計、**、電路綜合）
（3）後端設計（版圖設計、物理驗證、後**）
邏輯綜合需要基於特定的綜合庫，不同庫中，閘電路的基本標準單位（standard cell）的面積、時序引數是不同的。
可測性設計插入（design for test,dft):在進行電路的前端設計時，就預先規劃、設計出如何在樣片中進行電路的測試方案和辦法，並通過邏輯綜合過程完成晶元內部專用測試結構的插入，一遍在晶元形成後能按照預先制定的方案進行相應的電路功能測試的一種設計方法。也就是進行可測性設計，就是在原有的電路中插入專門測試的電路（插入電路）
形式驗證：（常使用工具formality）從功能上（sta是時序上）對綜合後的網表進行驗證，常用的是等價性檢查方法（以功能驗證後的hdl設計作為參考，對比綜合後的網表功能，是否在功能上存在等價性，以保證邏輯綜合沒有改變hdl描述的電路功能）
靜態時序分析（sta):（常使用工具prime time）主要是時序上對電路進行驗證，檢查電路是否存在建立時間、保持時間的違例。通過eda工具，提取電路中所以路徑的延遲資訊進行分析，計算出訊號在路徑上的延時，檢查時序是否滿足設定的時序約束要求。
版圖物理規劃（floor-plan）：這一步驟主要是通過對eda工具進行輸入標準單元庫、標準i/o庫、綜合後的網表、各種約束檔案等，規劃好讓eda工具完成各模組的位置擺放、電源網路的設定、i/o訊號出口位置、同時確定面積、封裝、工藝、雜訊、負載能力等引數。
功耗分析（power analysis）：在完成版圖物理規劃後，需要進行功耗分析。功耗分析可以確定電源引腳的位置和電源線的寬度是否滿足要求。對整個版圖進功耗分析，即要進行動態功耗分析跟靜態功耗分析，找出主要的功耗單元或者模組，以供優化
單元布局與優化（placement & optimistic）：根據floor-plan中的布局規劃，擺放網表中呼叫的所以標準單元，eda工具自動對時序約束、佈線面積、佈線擁堵等綜合考慮標準單元的擺放，從而依靠eda工具完成電路的布局設計跟優化。
時鐘樹綜合（clock tree synthesis，cts）：要了解時鐘樹綜合，那麼就得中斷什麼是時鐘樹。時鐘樹就是分布在晶元內部的的暫存器跟數字的驅動電流構成的一種樹狀結構的電路。時鐘樹綜合就是eda工具按照約束，插入buffer，使時鐘的源頭（時鐘根節點）到達各個需要時鐘驅動的器件（各葉子節點，如觸發器）的時間基本一致的過程。時鐘樹綜合通常使用eda工具自動進行。
佈線（routing）：佈線就是完成模組、節點的相互連線。eda工具可以分成全域性佈線和詳細佈線。一般情況下先使用eda工具佈線，然後在人工干預的情況下區域性自動或者手工進行連線一些比較關鍵地連線，進行修復連線上的問題和時序約束上的問題。
訊號完整性分析（signal competition analysis）：訊號完整性分析是通常是進行分析雜訊。隨著器件尺寸的下降，器件的供電電壓、雜訊容限均下降。也就是說，也許由於某一根導線可能電阻過大，帶來的壓降過大，導致器件的供電電壓達不到而不能正常工作等等的一系列問題。對這些問題進行分析，是訊號完整分析的一部分。
寄生引數提取（parasitic extraction）：根據佈線完成得版圖提前rc（電阻電容）引數檔案。對eda工具輸入相應的工藝引數（廠家提供）後，eda工具根據這些引數和版圖實際幾何形體的面積計算出rc值，然後通過儲存從而提取出rc引數。提取出來的rc引數，可以直接用於靜態時序分析，也可用於後**。
後**（post-layout simulation）：它是通過採用外部激勵和布局佈線後產生的標準延時檔案（*.sdf），對布局佈線後的門級電路網表進行功能和時序驗證，來檢驗門級電路是否符合功能要求。
物理驗證（physical verification）：首先是通過drc（design rule check，設計規則檢查）對版圖設計中的約束違規情況進行檢查，以保證各層版圖都符合設計的要求。然後是進行lvs（layout vs. schematic，版圖網表與電路原理圖比較），進行版圖網表跟原始電路圖的一致性對比檢查，即通過版圖寄生引數提取工具得到乙個有版圖寄生引數的電路圖，將它跟原理電路圖進行比較，以確保版圖設計與原要求的電路圖的邏輯功能一致性。
數字IC設計流程
數字後端 待補充 數字ic設計筆試題簡答 1 專案需求 確定晶元的具體指標 spec 2 系統級設計 用系統建模語言對各模組進行描述 3 前端設計 rtl設計 硬體原型驗證 電路綜合 4 後端設計 版圖設計 物理驗證 後 5 封裝和測試 工具 designcompiler rtl compiler。...
IC設計流程
1 設計規劃階段 design specification 乙個design specification的建立有賴於市場人員對所設計晶元的大致功能和成本提出要求，市場人員和工程師互相合作提出晶元的功能 2 架構與設計劃分階段 architecture and design partition 擬訂開...
數字IC 功耗
一般分為靜態功耗和動態功耗。動態功耗發生在門開關 或狀態翻轉 的瞬間。是由於對電容充電和電源和地之間短暫電流通路造成的。它正比於開關頻率。靜態功耗總是存在。是有電源和地之間的靜態導通電流 或漏電流 引起的。降低動態功耗 1 降低核心供電電壓。降低供電電壓會影響到時序效能。為了彌補這個影響，一般採用流...