步驟
人員marketing request (市場需求)
architecture spec（架構說明書 ）
top architect
architecture engineer
arch/algorithm emulation （架構/演算法**）
c/c++/matlab
algorithm engineer
design spec（設計說明書）
design spec example
rtl coding（rtl**）
vhdl/verilog/systemverilogrtl design engineer/design engineer
ip level rtl coding
ip level rtl simulation
makefile**驗證工具:cadence：incisive. synopsys: vcs. mentor:questasim.
( ip level verification )
c/c++/systemc/systemverilog /uvmverification spec/ test plan
unit / chip level rtl simulation
（ unit / chip level rtl verification ）
full _chip test plan
full chip verification engineer
logic synthesis
邏輯綜合工具：cadence：genus. synopsys:design compile(dc)asic design engineer
(gate level verification)
gate level verification engineer
形式驗證
形式驗證工具：cadence：conformal.synopsys: formality
asic front-end design engineer
statcl script 靜態時序分析工具：cadence：temus. synopsys: primetime （pt). sta timing滿足，得到最終netlist
asic front-end design engineer
dft(design for test)
插入可測試鏈 scan chain
dft engineer
版圖生成，自動布局佈線（pr,place and route）
工具：cadence ：innovus. synopsys: ic compiler (icc)
physical design engineer
時鐘樹插入
drc/lvs
物理驗證工具：mentor：calibre . synopsys: hercules. cadence :diva/dracura
lvs:layout versus schematic，版圖電路一致性檢查；drc:design rule check，設計規則檢查。
post_layout sta
生成最終gdsii
tap-out 流片
各個模組內容：
IC基礎知識（1）積體電路（IC）簡介
在最前面還是分享下乙個英文 吧，挺不錯的教程 覺得一些知識講解的還算吸引人，為了閱讀起來沒那麼障礙，這裡翻譯一些感興趣的以供科普。all about circuit 呃，當然少不了我的部落格首頁 李銳博恩 注 侵聯刪！該教程介紹了看起來像電子元件但實際上是電子電路的裝置的基本特性。如果您看一看現代的...
證書 1 數字簽名基礎知識
一 數字加密技術 1 單鑰密碼體制 對稱密碼體制 指加密金鑰和解密金鑰為同一金鑰的密碼體制，因此通訊雙方必須共同持有該金鑰。des aes是一種對稱密碼體制 2 雙鑰密碼體制 非對稱密碼體制 公開金鑰密碼體制 指加密金鑰和解密金鑰為兩個不同金鑰的密碼體制 這兩個金鑰之間存在著互相依存關係，即其中任乙...
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