賦值語句
條件語句
initial和always語句
只執行一次可用來產生**測試訊號與對儲存器變數賦初值
」#+數字用於延時「
不停的重複運動，模擬while(1).但只有和一定的時間控制結合在一起才有用。可以通過沿觸發或電平觸發（posedge表示上公升沿，negedge表示下降沿）兩個觸發訊號之間用or連線。由or連線的多個事件或訊號名組成的列表表示敏感列表。電平觸發的always常常描述組合邏輯行為如果組合邏輯語塊的輸入變數很多，可以用*表示全部
數位電路回顧（其實還沒學）
組合邏輯電路中，任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關
時序邏輯電路中，任一時刻的輸入不僅僅取決於當時的輸入訊號，而且還取決於電路原來的狀態。因此時序邏輯必須具備記憶功能
叫阻塞是因為跟塞車一樣一句一句按先後順序執行（沒得超車
在描述組合邏輯的always塊中用阻塞賦值，綜合成組合邏輯的電路結構。這種結構只與輸入電平的變化有關
a <= b;
道路通暢，右邊可以同時開始執行，然後左邊可以一起執行
在描述時序邏輯的always塊中用非阻塞賦值，綜合成時序邏輯的電路結構。這種結構與觸發沿有關
注意在乙個always塊中不要同時用兩種賦值方式，也不要在多個always中對同乙個變數賦值（並行）
如果在非阻塞賦值語句前面加上#延時會怎樣？
驗證：
case（num）
4'h1 ： *********x
4'h2 ： *********x。。
。default： *********x
endcase
位寬相等
用casez時不用考慮高阻值
ca*** 不用比較高阻值和不定值
fpga中的case語句
case語句模型 module ex case input wire rst n,input wire sclk,output reg o dv,output reg 7 0 o data,input wire 9 0 i data,input wire 7 0 i addr reg 2 0 cnt...
MySql的各種語句（最詳細） 4（多表查詢）
多表查詢 出現了笛卡爾積的錯誤 select employee id,last name,department name from employees,departments 2889 select 2889 107 from dual 27 select department id from de...
fpga配置晶元epcs4 FPGA配置方式
fpga配置方式的基本知識？fpga study fpga配置粗略可以分為主動和被動兩種。主動載入是指由fpga控制配置流程，被動載入是指fpga僅僅被動接收配置資料。主動配置就是fpga在配置過程中處於主導地位，主動發起對flash的讀寫，獲取配置資訊進行配置。具體配置方式可分為三種 as ps和...