使用別人的工程時，有時找不到他的管腳檔案，但可以把他已經繫結好的管腳儲存下來，輸出到檔案裡。
方法一：
檢視引腳繫結情況，quartus -> assignment -> pins，開啟fpga引腳介面，在這個介面的選單中可以儲存引腳檔案為csv格式（**形式）和tcl格式。
步驟：file -> export… -> 選擇儲存名字和儲存格式。
方法二：
直接輸出管腳配置，assignmengt -> export assignmengt，可以儲存配置為qsf格式，該格式可以用記事本檢視，在該檔案中同樣包含了引腳資訊。注意：儲存時會在原工程資料夾下新建乙個資料夾。
至於元件的其它配置方式，可以在qsf檔案和tcl檔案中用語句來設定，也可以在assignment -> device，介面中設定。
載入：
使用已經有的引腳檔案時，在選項assignment -> import assignment，中可以選擇要載入的引腳檔案。此時，可以載入qsf 和 csv(或txt)檔案。
儲存的csv(txt)檔案、qsf檔案和 tcl檔案的區別：
csv(txt)檔案：包含晶元所有管腳資訊，包括分配的和未分配的；
qsf檔案：包含管腳分配資訊和晶元資訊；
tcl檔案：只包含已分配管腳資訊。
《FPGA管腳分配注意問題》摘要
1 fpga所承載的訊號在板級的流向。一般板子的走線都是順著訊號流，從一邊到另一邊，可能會有彎曲，但不會返回，fpga的管腳分配 也應該遵循這一原則，避免出現交叉，環繞等佈線方式。2 fpga內部bank。要熟悉所用fpga晶元的bank內部分配情況 有多少個bank，各個bank是怎麼分布的，支援...
FPGA管腳分配需要考慮的因數
在晶元的研發環節，fpga驗證是其中的重要的組成部分，如何有效的利用 fpga 的資源，管腳分配也是必須考慮的乙個重要問題。一般較好的方法是在綜合過程中通過時序的一些約 束讓對應的工具自動分配，但是從研發的時間段上來考慮這種方法往往是不可取的，rtl 驗證與驗證板設計必須是同步進行的，在驗證 出來時...
FPGA 上 DDR3 管腳如何分配
不論是哪一款 ddr dq 在組內都是可以互換的，因為資料的具體內容只要讀入和讀出一致即可 1 確定占用的 bank 在 pin planer 介面，首先右鍵開啟 show banks，確定好 ddr3 要占用的 banks，使用1.5v供電，記住 bank位置 每組ddr3 只能使用同乙個 col...