1、fpga所承載的訊號在板級的流向。
一般板子的走線都是順著訊號流，從一邊到另一邊，可能會有彎曲，但不會返回，fpga的管腳分配
也應該遵循這一原則，避免出現交叉，環繞等佈線方式。
2、fpga內部bank。
要熟悉所用fpga晶元的bank內部分配情況：有多少個bank，各個bank是怎麼分布的，支援的電平標準有哪些，要注意fpga的乙個bank只能工作在一種電平標準下，即同乙個bank的所有io口只能是相同電平標準的。
3、特殊訊號引腳分配，一般是指時鐘和復位訊號，也包括一些驅動能力或者扇出比較大的訊號。
這類訊號一般都是要求分配到全域性的時鐘訊號引腳上。這裡需要注意的是，不同產商的晶元對時鐘域的劃分可能不一樣，導致有些時鐘管腳是全域性時鐘域的，有些是區域或者二級時鐘域的，另外，時鐘管腳一般是成對出現的，因為某些時鐘是差分的，若只用了乙個管腳，則另一管腳不能用作不同的時鐘（xilinx中）。
4、大量翻轉的訊號進了分開，有利於訊號完整性。
FPGA管腳分配檔案儲存方法
使用別人的工程時，有時找不到他的管腳檔案，但可以把他已經繫結好的管腳儲存下來，輸出到檔案裡。方法一 檢視引腳繫結情況，quartus assignment pins，開啟fpga引腳介面，在這個介面的選單中可以儲存引腳檔案為csv格式 形式 和tcl格式。步驟 file export 選擇儲存名字和...
FPGA管腳分配需要考慮的因數
在晶元的研發環節，fpga驗證是其中的重要的組成部分，如何有效的利用 fpga 的資源，管腳分配也是必須考慮的乙個重要問題。一般較好的方法是在綜合過程中通過時序的一些約 束讓對應的工具自動分配，但是從研發的時間段上來考慮這種方法往往是不可取的，rtl 驗證與驗證板設計必須是同步進行的，在驗證 出來時...
FPGA 上 DDR3 管腳如何分配
不論是哪一款 ddr dq 在組內都是可以互換的，因為資料的具體內容只要讀入和讀出一致即可 1 確定占用的 bank 在 pin planer 介面，首先右鍵開啟 show banks，確定好 ddr3 要占用的 banks，使用1.5v供電，記住 bank位置 每組ddr3 只能使用同乙個 col...