在晶元的研發環節，fpga驗證是其中的重要的組成部分，如何有效的利用
fpga
的資源，
管腳分配也是必須考慮的乙個重要問題。一般較好的方法是在綜合過程中通過時序的一些約
束讓對應的工具自動分配，但是從研發的時間段上來考慮這種方法往往是不可取的，rtl
驗證與驗證板設計必須是同步進行的，在驗證**出來時驗證的單板也必須設計完畢，也就
是管腳的分配也必須在設計**出來之前完成。所以，管腳的分配更多的將是依賴人，而非
工具，這個時候就更需要考慮各方面的因素。
綜合起來主要考慮以下的幾個方面：
1、 fpga
所承載邏輯的訊號流向。
ic驗證中所選用的
fpga
一般邏輯容量都非常大，外部的管腳數量也相當的豐富，這個
時候就必須考慮到pcb設計時的佈線的難度，如果管腳的分配不合理，那麼有可能在
pcb設計時出現大量的交叉的訊號線，這給佈線帶來很大的困難，甚至走不通，或者是
即便是佈線走通了，也有可能由於外部的延時過大而不滿足時序方面的要求。所以在管
腳分配前對fpga工作的環境要相當的熟悉，要對其中的訊號來自**去向何方非常的
清楚，這就按照連線最短的原則將對應的訊號分配到與外部器件連線最近的bank中。
2、 掌握
fpga
內部bank
的分配的情況。
現在fpga內部都分成幾個區域，每個區域中可用的
i/o管腳數量各不相同。在ic驗
證中都是採用了altera 與
xilinx
系列的fpga
，這兩個廠商的
fpga
中內部bank
的分配有一定的差異，這可以在設計中查閱相關的手冊。下面與altera中
stratix ii
系列的fpga內部
bank
的分配為例來進行說明。
圖中詳細說明了fpga內部
bank
的分配情況和每個
bank
中所支援的
i/o標準。根
據fpga中內部
bank
的分配的情況，同時結合圖
1中訊號的流向也就可以大體固定
fpga在單板中的方向，同時按照就近的原則將相關的訊號分配到相關的
bank
中，這樣的方法可以完成一般訊號的分配。
3、 掌握所選
fpga
每個bank
所支援的
i/o標準。
從圖2中可以看出
fpga
內部的每個
bank
所支援的
i/o的標準不盡相同，所以在管腳
的分配時要將支援相同標準的管腳都集中到乙個bank中，因為
fpga
中同乙個
bank
一般不同時支援兩種i/o標準，當然也有例外，這就需要查閱相關
i/o標準所要求的工
作條件。
4、 關注特殊訊號的管腳的分配
這裡的特殊訊號主要是指時鐘訊號與復位訊號，或者是一些要求驅動能力較高的訊號。
時鐘訊號一般都是要求分配到全域性的時鐘管腳，這樣獲得的時間的延遲將是最小的，驅
動也最強。復位訊號因為要求同步性好驅動的能力強，所以一般的情況下也會從全域性的
時鐘管腳送入。
在分配時鐘時，根據時鐘的多少分配的策略差別很大，也需要重點關注，這需要查閱
相應的手冊看哪些時鐘分別能到達哪些區域，一般的時鐘都是差分時鐘，這個時候如果
所用的不是差分時鐘就需要注意p端與
n端一般不能同時分配給不同的時鐘訊號。如下
圖所示xilinx系列的
fpga
中成對的時鐘如果是同時採用那麼就不能同時到達相同的
區域，因為到達相同區域的時鐘線只有一根。
所以在時鐘較少時最好成對的p和
s不要同時使用，而是只是選擇
p或者是
n這樣就
不會出現衝突的情況。
5、 兼顧訊號完整性的考慮。
由於在分配中常常會出現匯流排分配的情況，同時大量的匯流排又有可能常常是同時翻轉，
這樣就會帶來了一系列訊號完整性的問題，所以在管腳分配時大量同時翻轉的訊號盡量
分開
《FPGA管腳分配注意問題》摘要
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