用狀態機設計乙個二進位制序列檢測器，其功能是檢測乙個4位二進位制序列「1111」，及輸入序列中如果有四個或四個以上連續的「1」出現，輸出為1，其他情況下，輸出為0。其輸入、輸出如下所示：
輸入x：000 101 010 110 111 101 111 110 101
輸出z：000 000 000 000 000 100 001 110 000
用verilog語言實現如下：（說明：共設五個狀態s0、s1、s2、s3、s4，初始為s0，序列為「0000」，當檢測到1時，進入s1。接著每當識別乙個1時都會進入下乙個狀態，檢測到0時，回到s0狀態。當檢測到四個或四個以上的1時，輸出為1）
module ztjcq(x,z,clk,reset,state);
input x,clk,reset;
output z;
output[2:0]state;
reg[2:0]state;
reg z;
parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4;
always@(posedge clk)
begin
if(reset)begin state<=s0;z<=0;end
else
ca***(state)
s0: begin
if(x==0) begin state<=s0;z<=0;end
else begin state<=s1;z<=0;end
ends1: begin
if(x==0) begin state<=s0;z<=0;end
else begin state<=s2;z<=0;end
ends2:begin
if(x==0) begin state<=s0;z<=0;end
else begin state<=s3;z<=0;end
ends3:begin
if(x==0) begin state<=s0;z<=0;end
else begin state<=s4;z<=1;end
ends4:begin
if(x==0) begin state<=s0;z<=0;end
else begin state<=s4;z<=1;end
enddefault: state<=s0;
endcase
endendmodule
序列檢測器
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Verilog序列檢測器 兩例
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FPGA入門實驗之邊沿檢測器與序列檢測器
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