杜老師：
你好！我是乙個剛接觸濾波器和衛星訊號解調的工程人員，前一段時間購買了由你主筆出版的《數字濾波器的matlab與fpga實現》一書，對我有很大的啟發和幫助。
現在我有一些問題想向你請教，希望你能百忙之中抽出寶貴的時間看看。
現有dqpsk調製系統，調製速率為480kbaud，傳送端用根號下公升余弦濾波器，係數a=0.35，調製到70mhz中頻，接收端採用ad取樣後再在xilinx v4 fgpa中進行解調的方法。ad前使用帶通濾波器，頻寬為36mhz，即52--88mhz，ad取樣頻率94.08mhz，14位輸出，
即在ad取樣後訊號頻譜搬移到24.08mhz，訊號頻寬應為480*（1+a）=648khz，採用costas環和遲早門進行載波恢復和時鐘恢復，在進costas環前進行抽取，降低取樣速率，使得costas環使用取樣頻率fs1=4*480=1.92mhz,因此抽取倍數為94.08/1.92=49。
根據你書中206頁介紹採用5級cic濾波器最好抽取3-7倍，有利於硬體實現，但使用ip核，可設定抽取倍數49，但頻譜中通帶非常小，可否用ip核實現49倍抽取，其後跟隨乙個低通濾波器，實現整個抽取過程。
另外ip核設定介面中設定資料速率與時鐘頻率相關引數部分，如果選擇sample period，則時鐘頻率與輸入資料速率比值如何設，我認為應設為94.08*1000/480=196，但根據你217頁設定是設為1。為什麼？
如果選擇了frequency specification 方式，則時鐘頻率是否設為94.08mhz，資料速率設為480khz，
實際中可能因為種種原因，如要同時解決多個訊號解調，訊號的調製速率與我採用的取樣頻率不成整數倍關係，甚至在抽取後的取樣速率fs1與訊號速率不能實現理想的4倍或8倍等整數倍關係。這種情況下如何考慮整個解調環路的引數設計。
請杜老師給些建議。謝謝！
a：你好！
1. cic濾波器的優點是實現簡單，硬體資源消耗少。但只能用於抽取或插值倍數較小的情況，具體原因請參見書中的6.3.2節。ise中提供的cic核雖然可以實現49倍抽取，但cic濾波器的特性依然是改變不了的。即使後端採用fir濾波器，顯然也無法彌補前端高達49級的cic濾波器帶來的通帶內頻譜衰減嚴重的影響。方案1：第一級採用7級cic濾波器（依然需要通過**來了解是否滿足通帶容限的要求）進行7倍抽取，再級聯乙個7級抽取的fir濾波器。方案2：調整抽取倍數及抽取後的速率，採用級聯的方式實現整數倍抽取。有關多級抽取系統設計的引數設計可以參與書中6.4.3節的內容。
2. ip核設計中，時鐘頻率是指fpga的工作時鐘頻率，資料速率是指進入fpga的取樣資料速率94.08mhz，不是資料本身的速率480k。顯然，fpga的系統時鐘頻率必須不小於資料取樣速率，通常取採數率的整數倍，或與之相同。書中的例項，fpga工作時鐘速率與資料取樣速率相同，因此設定為1.
3. 訊號的調製速率與取樣頻率之間不一定要成整數倍關係，理論上來講，只需滿足取樣定理即可。工程上設定成整數倍關係是更利於工程實現而已。資料時鐘同步資訊通常需要採用符號同步電路進行恢復，書中的同步電路實現方法比較簡單，效能只能滿足一般要求。對於costas環路引數設計來講，只要根據書中的方法進行設計即可，並不需要特意考慮取樣頻率與資料速率之間是否成整數倍關係。
希望上述的回答能對你有所幫助。
祝愉快！
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