最近工作涉及到電路的復位和時鐘問題，這裡追根溯源的總結下非同步復位、同步釋放以及電路時鐘設計技巧
基本原則
內部邏輯產生的時鐘
使用門控時鐘：
分頻時鐘與使能時鐘
module pro(
input clk,
input rst_n
); reg[2:0] count;
wire clk_en;
reg a;
reg b;
always @ (posedge clk or negedge rst_n) begin
if(!rst_n)
count <= 'd0;
else if(count > 3'd5)
count <= 'd0;
else
count <= count + 1'b1;
endassign clk_en = (count == 3'd5);//只拉高乙個時鐘週期
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
a <= 1'b0;
b <= 1'b0;
endelse if(clk_en) begin //分頻時鐘作使能訊號使用
a <= ~b;
b <= ~a;
endend
endmodule
時鐘設計技巧
深入淺出玩轉fpga 1 內部邏輯產生的時鐘 若使用組合邏輯的輸出作為時鐘訊號或者非同步復位訊號，必須對有可能出現的問題採取必要的預防措施。在正常的同步設計中，乙個時鐘乙個節拍的資料流控制能夠保證系統持續穩定的工作。但是，組合邏輯產生的時鐘不可避免地會有毛刺出現，如果此時輸入埠的資料正處於變化過程，...
C 時鐘設計
這學期開設了c 課程，對於已經接觸c 將近一年的人來說，學這個課程是很輕鬆的，當然，對自己的要求也應該更高才是。老師布置的乙個基於窗體的小作業 時鐘設計，本著盡量做好的原則，我花了不少的功夫對我花了極端時間所做的簡單的時鐘做了完善，包括時間和日期的自動變換的正確性，軟體的更加實用性，還為它的數字時鐘...
跨時鐘設計
1 單bit訊號 1 電平訊號 採用兩級暫存器同步，7nm工藝常用 同步暫存器同步 2 3級同步器採用定製的暫存器模組，暫存器之間的延時很低，有效降低了亞穩態傳播概率。2 脈衝訊號 單週期脈衝訊號採用脈衝同步器，首先確保源時鐘的單週期脈衝能被目的時鐘採道，目的時鐘進行取樣後經過組合邏輯產生目的時鐘域...