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儲存原理
儲存原理示意圖：行選與列選訊號將使儲存電容與外界間的傳輸電路導通，從而可進行放電（讀取）與充電（寫入）。另外，圖中重新整理放大器的設計並不固定，目前這一功能被併入讀出放大器（sense amplifier ,簡稱s-amp）；
dll
延遲鎖定迴路（dll）的任務是根據外部時鐘動態修正內部時鐘的延遲來實現與外部時鐘的同步；
dll有時鐘頻率測量法（cfm，clock frequency measurement）和時鐘比較法（cc，clock comparator）； cfm是測量外部時鐘的頻率週期，然後以此週期為延遲值控制內部時鐘，這樣內外時鐘正好就相差乙個時鐘週期，從而實現同步。dll就這樣反覆測量反覆控制延遲值，使內部時鐘與外部時鐘保持同步。
cc的方法則是比較內外部時鐘的長短，如果內部時鐘周期短了，就將所少的延遲加到下乙個內部時鐘週期，然後再與外部時鐘做比較，若是內部時鐘周期長了，就將多出的延遲從下乙個內部時鐘刨除，如此往復，最終使內外時鐘同步。
cfm式dll工作圖
cc式dll工作圖
cfm與cc各有優缺點，cfm的校正速度快，僅用兩個時鐘週期，但容易受到噪音干擾，如果測量失誤，則內部的延遲就永遠錯下去。cc的優點則是更穩定可靠，如果比較失敗，延遲受影響的只是乙個資料，不會涉及到後面的延遲修正，但它的修正時間要比cfm長。
ck#起到觸發時鐘校準的作用，由於資料是在ck的上下沿觸發，造成傳輸週期縮短了一半，因此必須要保證傳輸週期的穩定以確保資料的正確傳輸，這就要求ck的上下沿間距要有精確的控制。但因為溫度、電阻效能的改變等原因，ck上下沿間距可能發生變化，此時預期相反的ck#就起到糾正的作用（ck上公升快下降慢，ck#則是上公升慢下降快）。
在寫入時，以dqs的高/低電平期中部為資料週期分割點，而不是上/下沿，但資料的接收觸發仍為dqs的上/下沿，dqs是雙向訊號，讀記憶體時，由記憶體產生dqs的沿和資料的沿對齊，寫入記憶體時，由外部產生，dqs的中間對應資料的沿，即此時dqs的沿對應資料最穩定的中間時刻；
圖形解析
sdram在開機時的初始化過程
讀寫操作示意圖，讀取命令與列位址一塊發出（當we#為低電平是即為寫命令）
讀取時預充電時序圖：圖中設定：cl=2、bl=4、trp=2。自動預充電時的開始時間與此圖一樣，只是沒有了單獨的預充電命令，並在發出讀取命令時，a10位址線要設為高電平（允許自動預充電）。可見控制好預充電啟動時間很重要，它可以在讀取操作結束後立刻進入新行的定址，保證執行效率。
讀取時資料掩碼操作，dqm在兩個週期後生效，突發週期的第二筆資料被取消
寫入時資料掩碼操作，dqm立即生效，突發週期的第二筆資料被取消
DDR掃盲 DDR的發展簡史
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DDR掃盲 DDR與DDR2 DDR3的區別
from ddr2與ddr的區別 1 速率與預取量 ddr2的實際工作頻率是ddr的兩倍，ddr2記憶體擁有兩倍於標準ddr記憶體的4bit預期能力。2 封裝與電壓 ddr封裝為tsopii，ddr2封裝為fbga ddr的標準電壓為2.5v，ddr2的標準電壓為1.8v。3 bit pre fet...
DDR掃盲 DDR中的名詞解析
from trcd ras to cas delay，ras至cas延遲 cl cas latency，cas潛伏期 又稱讀取潛伏期 從cas與讀取命令發出到第一筆資料輸出的時間段 rl read latency,讀取潛伏期 tac access time from clk,時鐘觸發後的訪問時間，從...