1.what is three-state gate?
三態指其輸出既可以是一般二值邏輯電路，即正常的高電平（邏輯1）或低電平（邏輯0），又可以保持特有的高阻抗狀態。高阻態相當於隔斷狀態（電阻很大，相當於開路）。
高阻態是乙個數位電路裡常見的術語，指的是電路的一種輸出狀態，既不是高電平也不是低電平，如果高阻態再輸入下一級電路的話，對下級電路無任何影響。
2.why?
高阻態的意義在於實際電路中不可能斷開電路，引入高阻態可以達到斷路的效果。三態電路的輸出邏輯狀態的控制，是通過乙個輸入引腳實現的。
三態門都有乙個en控制使能端，來控制閘電路的通斷。 可以具備這三種狀態的器件就叫做三態器件。當en有效時，三態電路呈現正常的「0」或「1」的輸出；當en無效時，三態電路給出高阻態輸出。
3.where?
通常用在匯流排介面中，因為在乙個匯流排上同時只能有乙個裝置埠作輸出，這時其他埠必須在高阻態，同時可以輸入這個輸出埠的資料。所以，裝置埠要掛在乙個匯流排上，必須通過三態緩衝器。也就是說，在匯流排控制管理下，訪問到哪個埠，那個埠的三態緩衝器才可以工作在輸出狀態，其他埠彷彿斷路一樣，這是典型的三態門應用。
Verilog HDL 與數位電路設計
王冠，黃熙，王鷹 編著 2006年 機械工業出版社 第1章 概述 1.1 什麼是hdl 1.2 verilog hdl概述 1.3 verilog hdl 與 vhdl的比較 1.4 system verilog 1.5 小結 verilog hdl是由phil moorby於1983年首創，198...
數位電路設計200例 IC設計基礎課程
spice積體電路分析程式與mosfet模型 level 1 簡單mosfet模型 level 2 2 m 器件模擬分析 level 3 0.9 m 器件數字分析 bsim 1 0.8 m 器件數字分析 bsim 2 0.3 m 器件模擬與數字分析 bsim 3 0.5 m 器件模擬分析與0.1 m...
Homework 數位電路設計，顯示學號後四位
問題 在7段led的4位顯示屏上，顯示學號的後4位。思路 下文中的 指的是 布林加，即 或 利用cp clock pulse 來產生0 7的二進位制，然後通過解碼器，得到0 7的輸出 利用同餘關係 mod 4 得到l1 l2 l3 l4，來決定哪個燈亮 如 埠0或4為真時，l1燈亮 l1 0 4 列...