使用verilog的數位電路設計，一般會有電晶體級的描述、門級描述、rtl、行為描述。我們接觸得比較多的就是後面兩種，前兩種更少涉及。現在就說一下門級描述吧！門級描述就是使用各種邏輯門對組合邏輯進行描述。
舉個栗子：與或非門
這裡的and,or等都是verilog的原語，原語有點像c語言的函式。
module and_or_not(a0,a1,s,y);
input s,a0,a1;
output y;
wire sn;
wire a0_sn;
wire a1_s;
wire a0_snl;
not i0 (sn,s);
and i1 (a0_sn,a0,sn);
and i2 (a1_s,a1,s);
or i3 (y,a0_sn,a1_s);
endmodule
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