1、差分編碼解析
絕對碼bn（輸入訊號）00
1011
000相當碼dn-1（dn延遲後的相對碼）
0（保證第乙個輸出就是絕對碼本身）00
1101
11相對碼dn（輸出訊號）
0（輸出初始值是絕對碼）01
1011
11差分編碼的原則就是第乙個輸出的相對碼就是絕對碼本身，後面用本時刻的相對碼與前乙個相對碼作差（實際就是異或）得到輸入訊號絕對碼，通過上表可以很清楚看出執行機制
2、差分編碼fpga實現（verilog**）
顯然，要想實現 差分編碼的fpga實現，需要有輸出dn，dn需要初始值（一般為0），需要有dn的延遲值dn-1，而延遲對於verilog來說非常簡單，因為阻塞賦值相對於非阻塞賦值本身就要延遲乙個乙個時鐘，因此思路如下：
output dn;
input bn;
assign dn=dn-1^bn;
reg dn-1;
always@(posedge clk or negedge rst)
begin
if(!rst) dn-1<=0;
else dn-1<=dn;
end
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