在高速、高密度pcb設計中一般提供乙個完整的接地平面, 從而使每條訊號線基本上只和它最近的訊號線相互影響, 來自其它較遠訊號線的交叉耦合是可以忽略的。儘管如此, 在模擬系統中, 大功率訊號穿過低電平輸入訊號或當訊號電壓較高的元件( 如 ttl) 與訊號電壓較低的元件( 如 ecl) 接近時, 都需要非常高的抗串擾能力。在pcb設計中, 如果不正確處理, 串擾對高速 pcb 的訊號完整性主要有以下兩種典型的影響。
1 串擾引起的誤觸發
訊號串擾是高速設計所面臨的訊號完整性問題中乙個重要內容, 由串擾引起的數位電路功能錯誤是最常見的一種。
是一種典型的由串擾脈衝引起的相鄰網路錯誤邏輯的傳輸。干擾源網路上傳輸的訊號通過耦合電容, 在被干擾網路和接收端引起乙個雜訊脈衝,結果導致乙個不希望的脈衝傳送到接受端。如果這個脈衝強度超過了接收端的觸發值, 就會產生無法控制的觸發脈衝, 引起下一級網路的邏輯功能混亂。
2 串擾引起的時序延時
在數字設計中, 時序問題是乙個重要考慮的問題。下圖顯示了由串擾雜訊引起的時序問題。圖下半部分是干擾源網路產生的兩種雜訊脈衝， 噪 聲 脈 衝( helpfulglitch) 疊加到被干擾網路, 就引起被干擾網路訊號傳輸延時減少; 同樣, 當雜訊脈衝( unhelpful glitch)疊加到被干擾網路時, 就增加了被干擾網路正常傳輸訊號的延時。儘管這種減少網路傳輸延時的串擾雜訊對改善pcb時序是有幫助的, 但在實際pcb設計中, 由於干擾源網路的不確定性, 這種延時是無法控制的, 因而對這種串擾引起的延時必須要加以抑制。
串擾最小化：
串擾在高速高密度的pcb設計中普遍存在, 串擾對系統的影響一般都是負面的。為減少串擾, 最基本的就是讓干擾源網路與被干擾網路之間的耦合越小越好。在高密度複雜pcb設計中完全避免串擾是不可能的, 但在系統設計中設計者應該在考慮不影響系統其它效能的情況下, 選擇適當的方法來力求串擾的最小化。結合上面的分析, 解決串擾問題主要從以下幾個方面考慮：
1) 在佈線條件允許的條件下, 盡可能拉大傳輸線間的距離; 或者盡可能地減少相鄰傳輸線間的平行長度( 累積平行長度) , 最好是在不同層間走線。
2) 相鄰兩層的訊號層( 無平面層隔離) 走線方向因該垂直, 盡量避免平行走線以減少層間的串擾。
3) 在確保訊號時序的情況下, 盡可能選擇轉換速度低的器件, 使電場與磁場的變化速率變慢, 從而降低串擾。
4) 在設計層疊時, 在滿足特徵阻抗的條件下,應使佈線層與參考平面( 電源或地平面) 間的介質層盡可能薄, 因而加大了傳輸線與參考平面間的耦合度, 減少相鄰傳輸線的耦合。
5) 由於表層只有乙個參考平面, 表層佈線的電場耦合比中間層的要強, 因而對串擾較敏感的訊號線盡量布在內層。
6) 通過端接, 使傳輸線的遠端和近端終端阻抗與傳輸線匹配, 可大大減小串擾的幅度。
PCB設計中的EMC
電磁相容性是指電子裝置在各種電磁環境中仍能夠協調 有效地進行工作的能力。電磁相容性設計的目的是使電子裝置既能抑制各種外來的干擾，使電子裝置在特定的電磁環境中能夠正常工作，同時又能減少電子裝置本身對其它電子裝置的電磁干擾。1.選擇合理的導線寬度由於瞬變電流在印製線條上所產生的衝擊干擾主要是由印製導線的...
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mark點的分類 1 mark點用於錫膏印刷和元件貼片時的光學定位。根據mark點在pcb上的作用，可分為拼板mark點 單板mark點 區域性mark點 也稱器件級mark點 2 拼板的工藝邊上和不需拼板的單板上應至少有三個mark點，呈l 形分布，且對角mark點關於中心不對稱 3 如果雙面都有...
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日常生活中，esd electro static discharge，靜電放電 對於我們來說是一種常見的現象，然而對電子產品而言，esd 往往是致命的 它可能導致元器件內部線路受損，直接影響產品的正常使用壽命，甚至造成產品的損壞。例如穿透元器件內部薄的絕緣層 損毀mosfet 和cmos 元器件的柵...