1、時序邏輯和組合邏輯的區別
時序邏輯：
定義：任意時刻的輸出不僅取決於該時刻的輸入，而且還和電路原來的狀態有關，並且只有在時鐘跳變時，輸出才會改變；
verilog實現：always模組的觸發事件只有時鐘的邊沿，賦值語句一般使用非阻塞賦值"<=";
組合邏輯：
定義：任意時刻的輸出僅僅取決於該時刻的輸入
，與電路原來的狀態無關，不涉及對訊號跳變沿的處理，無儲存電路，也沒有反饋電路，一般可以通過真值表來檢視輸出；
verilog實現：有兩種rtl表述方式，第一種是always模組的觸發事件是電平敏感訊號列表，或者用（*）代表所有的電平訊號；第二種是assign關鍵字描述的連續賦值語句。
2、建立時間和保持時間
建立時間（tsu：set up time）：
是指在觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上公升沿被穩定的打入觸發器，tsu就是指這個最小的穩定時間。
保持時間（th：hold time）：
是指在觸發器的時鐘訊號上公升沿到來以後，資料穩定不變的時間，如果保持時間不夠，資料同樣不能被穩定的打入觸發器，th就是指這個最小的保持時間。
輸出響應時間（tco）：
觸發器輸出的響應時間，也就是觸發器的輸出在clk時鐘上公升沿到來之後多長的時間內發生變化，也即觸發器的輸出延時。
3、摩爾（moore）狀態機和公尺莉（mealy）狀態機的區別
moore狀態機的輸出只與當前狀態有關；
mealy狀態機的輸出與當前狀態和當前輸入有關；
FPGA錯誤總結
分配引腳報錯 error can t place multiple pins assigned to pin location pin k22 iopad x41 y19 n14 info pin b 0 is assigned to pin location pin k22 iopad x41 y...
關於FPGA加密問題
眾所周知，所有fpga基本上都是基於sram結構的，其程式 韌體 是通過jtag口直接載入或從外部flash載入到內部sram中執行的。由於flash本身無法加密，因此fpga程式加密保護是所有開發者必須面臨的乙個主要問題。目前，fpga程式加密主要有兩種方法 1 如果系統中沒有可加密的微處理器，可...
FPGA狀態機總結
1.狀態機的結構 1 邏輯表示式 下乙個狀態 f 當前狀態，輸入訊號 輸出訊號 g 當前狀態，輸入訊號 2 mealy狀態機 時序邏輯的輸出取決於狀態與輸入 3 moore狀態機 時序邏輯的輸出取決於狀態 2.狀態編碼的型別 1 獨熱編碼 乙個bit代表乙個狀態 4中狀態的編碼有 4 b0001,4...