用了 185mhz時鐘去讀寫ddr1， 很難通過時序。ddr的時鐘總是缺少一些。因為當時專案周期短，然後就一直用在專案現場上， 後來發現在板子執行幾天之後，會出現ddr讀寫錯誤。和 技術支援討論了下， 有可能是 時序的問題。
費了老大勁，終於跑到了185mhz 撒花。。。。。
我還要繼續測試。。
關於lattice 官方給的一些建議：
if the
designis routable and achieved timing 1.
check preferences』 accuracy
2.check if coverage is enough
3.use the timing closure techniquesto build margin
if the
designis routable but did not achieve timing 1.
relax
design goals (preference values) ifpossible 2.
add relaxation preferences(block, multicycle) 3.
always - check
constraint
coverage(
egclock domain transfer) 4.
check potential timing preference「traps」 5.
tune rtl 6.
multiple par run
ifthe
designis not routable 1.
relax
constraint in
synthesis 2.
reduce
number of signal and number of
connections
關於**風格書寫：
1.shift register not using distributed ram 2.
blockram related designs use the output register 3.
state machine encoding 4.
dsprelated function use all three registers 5.
obvious register/pipelining opportunity
hdl changes to consider later 1.
i/otiming, to use or not to use i/o registers
2.clock enable implementation 3.
manual
fanout
control 4.
dspblock used to implement none arithmetic functions (ecp3)
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為社麼要時序分析 約束 熟悉fpga發展歷程的人應該指導，因為fpga的內部結構。使得再未布局佈線前無法 系統的掩飾情況，所以對於時序的分析 約束就尤為重要 競爭與冒險 在組合邏輯中我們常會遇到競爭和冒險問題，在這裡我們回顧一下 邏輯 功能競爭 在乙個組合電路中，當某乙個 多個變數經過兩條以上的路勁...
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