據我所知到目前為止只有xilinx的fpga支援動態區域性重配置（dpr）。
現在altera的fpga也支援部分重配置了。
fpga的重配置（也叫重構）分為全重構和區域性重構，全重構是將整體bitstream 檔案download 到fpga中。區域性重構相對複雜，這項技術允許在fpga內固定邏輯（fixed logic）正常執行時，對重構區域中的邏輯進行動態區域性重配置。dpr可以使fpga內的硬體資源實現分時復用，提高資源的使用率……（還有很多好處， 我在這裡就不一一枚舉了，從現在對這項技術研究的人越來越多，就知道這項技術很好的）
動態區域性重配置（dpr）基於fpga的模組化設計，將整體設計劃分為若干模組，這些模組中有些是不可重構的，有些是可重構的。dpr中各個模組所佔的硬 件區域劃分還有一些要求。由於xilinx多數系列fpga的配置bitstream的最小定址單位是frame（1bit寬，以晶元高為長），所以配置 的最小單位必須是frame，這樣就限制了重構區域的劃分必須是縱向的一維劃分(晶元的左下是座標原點，縱向劃分指劃分x軸，不劃分y軸)，因為如果橫向 的劃分，乙個frame就會被分開，在配置時無法定址。
各個模組實現在各自的區域中，那麼各模組間的通訊是怎樣實現的那？在fpga內訊號的傳遞是通過佈線資源實現的，兩個模組a、b要實現通訊既是將a的訊號 線與相映的b的訊號線相連，由於ise的自動佈線無法指定某條訊號線布在**，所以相鄰兩個模組的訊號線不能保證相連。這樣在dpr中就需要乙個固定的結 構跨居在兩個模組邊界上，使各模組在各自的區域內分別與這個固定的結構相連，這樣各個模組既可以在規定的區域內實現又可以與鄰近模組進行通訊。這個固定結 構就是「匯流排巨集」（bus macro）。
9 bitstream中的「frame」
xilinx fpga bitstream中的配置資料是由幀(frame)組成的。幀是配置資料中的最小單元
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