BRAM和DRAM區別及問答彙總

2021-06-17 14:19:07 字數 1887 閱讀 7952

xilinx spartan3an系列fpga:

乙個clb包含4個slice,其中左邊兩個slice可用於儲存、移位暫存器和邏輯配置,稱為slicem;右邊的兩個slice只能用於邏輯組合,稱為slicel。每個slice中有2個lut,2個儲存單元,多路復用器,進製鏈等。乙個lut和乙個儲存單元稱為乙個logic cell,因此通常乙個slice等效於2.25個logic cell。

1、bram 的輸出需要時鐘,dram在給出位址後既可輸出資料。

2、bram有較大的儲存空間,是fpga定製的ram資源;而dram是邏輯單元拼出來的,浪費lut資源

3、dram使用更靈活方便些

補充:1、較大的儲存應用,建議用bram;零星的小ram,一般就用dram。但這只是個一般原則,具體的使用得看整個設計中資源的冗餘度和效能要求

2、dram可以是純組合邏輯,即給出位址馬上出資料,也可以加上register變成有時鐘的ram。而bram一定是有時鐘的。

3、如果要產生大的fifo或timing要求較高,就用blockram。否則,就可以用distributed ram。

在xilinx asynchronous fifo core的使用時,有兩種ram可供選擇,block memory和distributed memory。差別在於,前者是使用fpga中的整塊雙口ram資源,而後者則是拼湊起fpga中的查詢表形成。

- 問 -

分布式和block ram的區別

- 答 -

clb單元生成的distribute ram ,clb是fpga的基本單元,block ram也是基本單元,但分布ram要由clb單元生成。由clb生成分布式ram,消耗邏輯資源。而block ram則固定在fpga內,無論使用與否都存在於那裡。當block ram不夠用時可以用邏輯資源生成分布式ram。

- 問 -

分布式ram是如何產生的?

- 答 -

這裡以virtex4為例說明:乙個clb由4個slice組成,這4個slice又分slicem和slicel,其中m是memory的首字母,l是logic的首字母,比較slicem和slicel,他們的區別就是slicem的查詢表具有ram和rom的功能,而slicel的則不具備。所以slicem比slicel多的功能就是做儲存器和移位。這樣就很清楚了:slicem可實現distribut ram,而distribut ram是由slicem中的lut實現。clb的結構下所示:

matric    -------slicem(2)    slicel(3)--------y1

switch   ------ slicem(0)    slicel(1)--------y0

|                    |

|                    |

x0                   x1

這裡xnym,x--列,n--列號,y--行,m--行號,xilinx fpga內部結構是一種陣列結構。

- 問 -

請問slicem除了可實現distribut ram之外還能實現什麼功能?

slicem實現distribut ram時使用slicem中的srl16儲存單元麼?

- 答 -

如果看slicem的圖,是看不到裡面有專麼這個srl16的。其實srl16就是乙個基於查詢表結構的移位暫存器。而srl16以primitive形式存在而已。在userguide中,也畫了srlc16的圖,它就是乙個查詢表。比較slicem和slicel,他們的區別就是slicem的查詢表具有ram和rom的功能,而slicel的則不具備。所以slicem比slicel多的功能就是做儲存器和移位。「slicem實現distribut ram時使用slicem中的srl16儲存單元麼?」  因為srl16用的就是lut,所以,如果這個lut作為distribute ram使用了,則就不能再作為srl16使用了。

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