一.同步電路的組成 1.
組合邏輯電路：用來實現各種邏輯計算 2.
時序邏輯電路：用來儲存由時序電路計算得到的邏輯值 3.
時鐘分布網路：向整個電路中的時序邏輯提供正確的時鐘訊號
二.clock skew問題的提出
1.clock skew
的產生
延時與時鐘線的長度及被時鐘線驅動的時序單元的負載電容、個數有關
由於時鐘線長度及負載不同，導致時鐘訊號到達相鄰兩個時序單元的時間不同
於是產生所謂的clock skew 2.
有關的概念
setup time(ts):
建立時間
即要求資料端訊號在時鐘訊號觸發沿到來之前到達的最小時間
hold time(th):
保持時間
即要求在時鐘訊號觸發沿到來之後，資料端訊號仍然維持的最小時間
dcq:
時鐘端到觸發器輸出端q的延時
三.對同步電路中clock skew的分析
設 dp: 組合邏輯電路部分的延時
tcp:
時鐘週期
tc1:
時鐘訊號沿時鐘樹到達暫存器r1的延遲時間
tc2:
時鐘訊號沿時鐘樹到達暫存器r2的延遲時間
(1)第k個時鐘週期的時鐘訊號到達r1的時間為ktcp+tc1
第k+1個時鐘週期的時鐘訊號到達r2的時間為(k+1)*tcp+tc2
第k個時鐘週期資料訊號經r1鎖存後到達r2資料端的時間為k*tcp+tc1+dcq+dp
考慮到建立時間（ts）的要求
這個時間應比第k+1個時鐘週期的時鐘訊號到達r2的時間提前ts
所以有下式：k*tcp+tc1+dcq+dp<=(k+1)*tcp+tc2-ts
(2)考慮到保持時間（th）的要求
第k個時鐘週期資料訊號經r1鎖存後到達r2資料端的時間
應比第k個時鐘訊號到達r2的時間晚th
有下式：k*tcp+tc1+dcp+dp>=k*tcp+tc2+ts
要使電路正常執行，相鄰兩個觸發器之間的clock skew必須滿足(1)(2)兩式
噹式(1)不滿足時，稱發生了setup violation
噹式(2)不滿足時，稱發生了hold violation
當發生了setup violation時可以通過延長時鐘週期，即降低系統頻率來解決
而當發生了hold violation時，電路一定無法正確工作
因此hold violation是一定要避免的
四.對clock skew的優化方法
插入時鐘樹時設法使時鐘訊號同時到達晶元上所有觸發器，
雖然可以保證整個電路正確工作，但卻不一定使電路工作在最優性能下
針對具體的路徑延時，特別是關鍵路徑的延時
合理地調整時鐘訊號到達各個觸發器（或鎖存器）的時序
也就是合理調整clock skew
可以大幅度提高電路的工作頻率
復位電路設計 非同步復位 同步釋放
以下內容摘自正點原子的 邏輯設計開發指南 復位電路是數字邏輯設計中非常常用的電路，不管是 fpga 還是 asic 設計，都會涉及到復位，一般 fpga或者 asic 的復位需要我們自己設計復位方案。復位指的是將暫存器恢復到預設值。一般復位功能包括同步復位和非同步復位。復位一般由硬體開關觸發引起，也...
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