復位電路設計問題

前言

最近看advanced fpga 以及fpga設計實戰演練中有講到復位電路的設計，才知道復位電路有這麼多的門道，而不是簡單的外界訊號輸入系統復位。

流程：1.同步復位：

優點:⑴大多數dff都有非同步復位埠，因此採用非同步復位可以節約資源。

⑵設計相對簡單。

⑶非同步復位訊號識別方便，而且可以很方便地使用fpga的全域性復位埠。

缺點：⑴在復位訊號釋放時容易出現問題，亞穩態。

⑵復位訊號容易受到毛刺的影響。這是由於時鐘抖動或按鍵觸發時的硬體原因造成的。

**：乙個4bit的計數器。

1
always @(posedge clk /*
or negedge sys_rst_n
*/) begin
2if (~sys_rst_n) begin
3         count <= 0;4
end//if5
else
begin
6         count <= count + 1
'b1;    
7end
//else
8end
//always

**解析（下圖）：

時鐘上公升沿如果復位訊號為低電平，復位開始，時鐘上公升沿若復位訊號為高電平，復位結束。

2.非同步復位：

優點：⑴降低亞穩態出現的概率。

⑵使所設計的系統成為100%的同步時序電路，有利於時序分析，綜合出來的fmax一般較高。

⑶只有在時鐘有效沿才有效，可以濾除高於時鐘頻率的毛刺。

缺點：⑴復位訊號的有效時長必須大於時鐘週期，才能真正被系統識別並完成復位任務。

⑵大多數的dff只有非同步復位埠，會浪費較多的邏輯資源。

**：

1
always @(posedge clk or
negedge sys_rst_n) begin
2if (~sys_rst_n) begin
3         count <= 0;4
end//if5
else
begin
6         count <= count + 1
'b1;    
7end
//else
8end
//always

**解析（下圖）：

復位訊號低電平時候，系統立刻進入復位態；

優點：結合了同步復位與非同步復位的優點。

缺點：容易受到雜訊與宰脈衝的干擾。如果可能，最好對輸入到fpga的非同步復位訊號先進行濾波與去抖動。

**：

1
module
rstn_as (2//
input;
3input
wire
clk,
4input
wire
sys_rst_n,5//
output;
6output
regrst_n7);
8reg
rst_n_reg;
9always @(posedge clk or
negedge sys_rst_n) begin
10if (~sys_rst_n) begin
11         rst_n <= 1
'b0;
12         rst_n_reg <= 1
'b0;
13end
//if
14else
begin
15         rst_n_reg <= 1
'b1;
16         rst_n <=rst_n_reg;    
17end
//else
18end
//always
1920
endmodule

wire
rst_n;
rstn_as  u1(
.clk                (clk),
.sys_rst_n          (sys_rst_n),
.rst_n              (rst_n)
); always @(posedge clk or
negedge rst_n) begin
if (~rst_n) begin
count 
<= 0
;    
end//
ifelse
begin
count 
<= count + 1
'b1;    
end//
else
end//
always

**解析（下圖）：

當復位訊號低電平時，系統立即復位；當時鐘上公升沿檢測到復位訊號失效後，在下乙個時鐘上公升沿拉高rst_n。新的rst_n是已經同步化了的復位訊號。

以上。

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