在設計vorc時，發現對其進行層次化設計是一種好的方法。
vorc的層次化設計就是將各個子功能模組（乘法、加法等）設計成子模組，而在頂層只進行例化。這樣層次清晰，邏輯關係明確，容易進行**和驗證。在對vorc進行功能**以及更正錯誤時效果非常明顯。
在verilog中，頂層模組呼叫底層模組的語法很簡單：
底層子模組名 例項名 對應的埠引數
子模組在頂層模組中例化以後，就相當於乙個實際的電路，是物理上存在的實體，並不是軟體中函式呼叫的概念。因此，在使用verilog hdl等硬體描述語言進行電路設計時，應該摒棄軟體程式設計的一些思想，重要的是要注重電路實體的功能，而verilog中的函式或者模組呼叫實際上是複製一塊實體電路。
Verilog層次化設計理解
我們呼叫ip核生成乙個4位計數器後想用該計數器模組生成乙個8位的計數器，這裡就需要級聯兩個計數器 這個是counter模組 module counter cin,clock,cout,q 下面的計數器實現 我就不寫了 頂層檔案應該是這樣的 module counter top cin,clk,cou...
層 次 化 網 絡 設 計
層次化網路設計在網際網路元件的通訊中引入了三個關鍵層的概念，這三個層分別是 核心層 core layer 匯聚層 distribution layer 和接入層 access layer 1.核心層為網路提供骨幹元件或高速交換元件，高效速度傳輸是核心層的目標 2.匯聚層是核心層和終端使用者接入層的分...
IS IS 層次化設計
1 r1及r5處於area 49.0001，r2及r6處於area 49.0002，r3處於area 49.0003，r4則處於area 49.0004。2 is is的區域id與ospf是截然不同的，對於is is來說，其骨幹網路並不像ospf那樣是乙個唯一的 具體的區域 area0 而是由一系列...