VHDL入門基礎 系統層次化設計

2021-10-08 05:40:21 字數 1159 閱讀 2193

元件例化

目的:是將已設計好的實體當作乙個元件來使用,用vhdl語言描述各元件之間的關係。因此元件例化=元件定義(已有元件呼叫)+連線關係對映(各元件連線關係)。

conponent 元件名 is

[generic(屬類表)];

port(埠名錶);

end conpenent; --元件定義

例化名1:元件名1 port map(元件埠名=>連線埠名);

例化名2:元件名2 port map(元件埠名=>連線埠名); --元件對映

…tips:

1.在結構體architecture中元件定義

2.元件例化的缺點是,如果多個上層實體都用到同乙個下層實體,則需要在每個上層實體中都定義一次下層實體,降低程式的可讀性,解決此問題的方法是利用package

程式包(package)

目的:是將已經定義好的資料型別,元件定義等能被多個設計實體共享。

package 程式包 is

程式包首說明部分;

end 程式包名;

package body 程式包 is

程式包體說明部分;

end 程式包名;

tips:

1.程式包首包括資料型別,元件定義,子程式說明等

2.程式包體包括包首所定義了的子程式的子程式體,若無子程式可省略

3.程式包必須被編譯後才能被其他實體呼叫

類屬對映

目的:設計引數化元件,改變引數,利用乙個實體實現結構類似但功能不同的電路

元件定義時必須加入類屬定義:

generic (n:integer)

在元件對映時必須加入generic map

例化名1:元件名1 generic map(n=>x)port map(元件埠名=>連線埠名);

例化名2:元件名2 generic map(n=>x)port map(元件埠名=>連線埠名);

tips:

1.在vhdl中「=>」可理解為『是』;「<=」可理解為賦值

2.變數常量的賦值是":=";訊號的賦值是「<=」;例外是類屬中generic map

3.如果屬類引數只有乙個可直接寫成:generic map(1);generic map(2)等

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