數位電路設計中有兩種基本的設計方法：自底向上和自頂向下設計方方法。
而在典型的設計中，這兩種方法是混合使用的，設計人員首先根據電路的體系結構定義頂層模組。邏輯設計者確定如何根據功能將整個設計劃分為子模組；與此同時，電路設計者對底層功能塊電路進行優化設計，並進一步使用這些底層模組來搭建其高層模組。
verilog使用模組(module)的概念來代表乙個基本的功能塊，乙個模組可以是乙個元件，也可以是低層次模組的組合。
模組通過介面(輸入和輸出)被高層的模組呼叫，但隱藏了內部的實現細節。這樣的話，設計者可以方便地對某乙個模組進行修改，而不影響設計的其他部分。
根據設計需要，設計者在每個模組內部可以在4個抽象層次中進行描述，而模組對外顯示的功能都是一樣的。
抽象層次定義由高到低如下：
verilog允許設計者在乙個模組中混合使用多個抽象層次。在數位電路設計中，術語暫存器傳輸級(rtl)描述在很多情況下是指能夠被邏輯綜合工具接受的行為級和資料流級的混合描述。
一般來說，抽象的層次越高，那麼設計的靈活性和工藝無關性就越強；隨著抽象層次的降低，靈活性和工藝無關性就越差，微小的調整可能會導致對設計的多處修改。這就類似於c語言與組合語言，如果使用組合語言，則需要針對特定的計算機，可移植性差。
例項化(instantiation)與例項(instance):
當乙個模組被呼叫的時候，verilog會根據模板建立乙個唯一的模組物件，從模板建立物件的過程就叫做例項化，而建立的物件則被稱為例項。
在上面的四位行波進製計數器中的例子可以看到，頂層模組根據t觸發器的模組建立了4個具體的例項。然後每乙個t觸發器都例項化了乙個d觸發器和乙個反相器。
在設計完成之後，還必須對設計的正確性進行測試(test bench)。
測試的設計有兩種模式：
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