組合邏輯
1，敏感變數的描述完備性
verilog 中，用always塊設計組合邏輯電路時，在賦值表示式右端參與賦值的所有訊號都必須在always @(敏感電平列表)中列出,always中if語句的判斷表示式必須在敏感電平列表中列出。如果在賦值表示式右端引用了敏感電平列表中沒有列出的訊號，在 綜合時將會為沒有列出的訊號隱含地產生乙個透明鎖存器。這是因為該訊號的變化不會立刻引起所賦值的變化，而必須等到敏感電平列表中的某乙個訊號變化時，它 的作用才表現出來，即相當於存在乙個透明鎖存器，把該訊號的變化暫存起來，待敏感電平列表中的某乙個
訊號變化時再起作用，純組合邏輯電路不可能作到這一點。綜合器會發出警告。
example1:
input a,b,c;
reg e,d;
always @(a or b or c)
begin
e=d&a&b; /*d沒有在敏感電平列表中,d變化時e不會立刻變化,直到a,b,c中某乙個變化*/
d=e |c;
endexample2:
input a,b,c;
reg e,d;
always @(a or b or c or d)
begin
e=d&a&b; /*d在敏感電平列表中,d變化時e立刻變化*/
d=e |c;
end2, 條件的描述完備性
如果if語句和case語句的條件描述不完備，也會造成不必要的鎖存器。
example1:
if (a==1'b1) q=1'b1;//如果a==1'b0,q=? q將保持原值不變，生成鎖存器！
example2:
if (a==1'b1) q=1'b1;
else q=1'b0;//q有明確的值。不會生成鎖存器！
example3:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;//如果a==2'b10或a==2'b11,q=? q將保持原值不變，鎖存器！
endcase
example4:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;
default: q=2'b00;//q有明確的值。不會生成鎖存器！
endcase
verilog中埠的描述
1，埠的位寬最好定義在i/o說明中,不要放在資料型別定義中；
example1:
module test(addr,read,write,datain,dataout)
input[7:0] datain;
input[15:0] addr;
input read,write;
output[7:0] dataout; //要這樣定義埠的位寬！
wire addr,read,write,datain;
reg dataout;
example2:
module test(addr,read,write,datain,dataout)
input datain,addr,read,write;
output dataout;
wire[15:0] addr;
wire[7:0] datain;
wire read,write;
reg[7:0] dataout; // 不要這樣定義埠的位寬！！
2，埠的i/o與資料型別的關係：
埠的i/o 端 口 的 數 據 類 型
module內部 module外部
input wire wire或reg
output wire或reg wire
inout wire wire
3，assign語句的左端變數必須是wire；直接用"="給變數賦值時左端變數必須是reg！
example:
assign a=b; //a必須被定義為wire！！
********
begin
a=b; //a必須被定義為reg！
endvhdl 中 std_logic_vector 和 integer 的區別
例如 a 是integer型，範圍從0到255；b是std_logic_vector，定義為8位。a累加到255時，再加1就一直保持255不變，不會自動反轉到0，除非令其為0；而b累加到255時，再加1就會自動反轉到0。所以在使用時要特別注意！
以觸發器為例說明描述的規範性
1，無置位/清零的時序邏輯
always @( posedge clk)
begin
q<=d;
end2，有非同步置位/清零的時序邏輯
非同步置位/清零是與時鐘無關的，當非同步置位/清零訊號到來時，觸發器的輸出立即 被置為1或0，不需要等到時鐘沿到來才置位/清零。所以，必須要把置位/清零訊號 列入always塊的事件控制表示式。
always @( posedge clk or negedge reset)
begin
if (!reset)
q=0;
else
q<=d;
end3，有同步置位/清零的時序邏輯
同步置位/清零是指只有在時鐘的有效跳變時刻置位/清零，才能使觸發器的輸出分 別轉換為1或0。所以，不要把置位/清零訊號列入always塊的事件控制表示式。但是 必須在always塊中首先檢查置位/清零訊號的電平。
always @( posedge clk )
begin
if (!reset)
q=0;
else
q<=d;
end結構規範性
在整個晶元設計專案中，行為設計和結構設計的編碼是最重要的乙個步驟。 它對邏輯綜合和佈線結果、時序測定、校驗能力、測試能力甚至產品支援 都有重要的影響。考慮到**器和真實的邏輯電路之間的差異，為了有效地進行**測試：
1，避免使用內部生成的時鐘
內部生成的時鐘稱為門生時鐘（gated clock）。如果外部輸入時鐘和門生時鐘同時驅動， 則不可避免的兩者的步調不一致，造成邏輯混亂。而且，門生時鐘將會增加測試的難度 和時間。
2，絕對避免使用內部生成的非同步置位/清零訊號
內部生成的置位/清零訊號會引起測試問題。使某些輸出訊號被置位或清零，無法正常 測試。
3，避免使用鎖存器
鎖存器可能引起測試問題。對於測試向量自動生成（atpg）， 為了使掃瞄進行，鎖存器需要置為透明模式（transparent mode）， 反過來，測試鎖存器需要構造特定的向量，這可非同一般。
4，時序過程要有明確的復位值
使觸發器帶有復位端，在製造測試、atpg以及模擬初始化時，可以對整個電路進行 快速復位。
5，避免模組內的三態/雙向
內部三態訊號在製造測試和邏輯綜合過程中難於處理.
verilog設計經驗點滴
verilog設計經驗點滴 2005 8 29 1，敏感變數的描述完備性 verilog中，用always塊設計組合邏輯電路時，在賦值表示式右端參與賦值的所有訊號都 必須在always 敏感電平列表 中列出,always中if語句的判斷表示式必須在敏感電平列 表中列出。如果在賦值表示式右端引用了敏感...
VHDL經驗點滴
一些學到的或自己總結的vhdl經驗點滴，紀錄下來，以免以後忘記了。因為有些是自己總結的，肯定有錯誤或不周之處，歡迎高手指正！內容逐步補充中。1。如何判斷乙個process綜合結果是組合邏輯還是時序邏輯？a 乙個比較簡單的辦法是看敏感訊號和條件語句的條件，如果是電平觸發的，很可能是時序邏輯 如果是邊緣...
git 經驗點滴
git clone b 分支名 git位址 資料夾 如果不指定資料夾，會使用專案名稱作為新建資料夾名稱 cd 資料夾 之後,git checkout 分支名 可以切換分支 a.拉取規則 git pull 從伺服器端拉取最新改動，沒有衝突的檔案直接覆蓋，有衝突的檔案會提示有衝突。b.拉取之前要做什麼 ...