SDRAM佈線技巧

一：sdram佈線技巧

1、不管在外面還是在內部都可以，內外走線都是需要打孔的。只要表層訊號緊臨地平面就不用怕干擾，但要注意外表面空氣介電常數不如隔絕空氣的內部穩定，在一些濕度，溫差大的地方的裝置最好走內部，外部走地層，不過這樣成本高。

2、目的是滿足建立保持時間，同頻同相，取樣正確。sdram是公共時鐘模式，只關心建立時間，不關心保持時間。這些時間和各段飛行時間，經過個閘電路延時，clock skew，jitter，cycle等有關，需要按照公式精確計算。算出各種引數後下規則，讓eda軟體輔助設計。選出最長的一根線，不需要計算什麼，只要與之等長即可。有些軟體能自己算，有些只能自己一段段計算，可以程式設計讓excel**對某種格式的報告檔案自動求和，也算半自動了。應該不是很準。

二：佈線規則

對於很多不知所措，找不到切入點的新人，我要告訴大家，其實高速硬體設計的主要任務就是與干擾做鬥爭，記憶體佈線也不例外。可以這樣考慮：記憶體是做什麼用的呢？是用來儲存資料的，寫入1讀出1，寫入0讀出0，即保證資料訪問正確。那麼，在什麼情況會導致資料訪問錯誤呢？

1、判決錯誤，0判成1，1判成0。可能參考電平不准(為什麼不准？訊號線內阻造成的壓降)，也可能是加性干擾，或者阻抗不匹配引起訊號畸變。

2、時序錯誤，不滿足建立/保持時間，或者取樣點相位錯誤，不在有效訊號位置上。觸發器需要維持一段時間的能量供給才能正常工作，這個時間就是建立/保持時間。

3.那麼只要解決好這兩個問題，保證記憶體正確訪問，你的記憶體電路就設計成功了。

4.有了這個指導思想，記憶體佈線就可以按部就班地完成。不過，不同的ram型別，雖然目標都是避免判決和時序錯誤，但實現方法因工作模式不同而有較大差異。

5.高速系統一般採用低壓訊號，電壓低，擺幅小，容易提高速度，降低功耗，但這給佈線帶來了困難，因為低壓訊號功率受訊號線內阻影響大，是電壓平方關係，所以要儘量減少內阻，比如使用電平面，多打孔，縮短走線距離，高壓傳輸在終點用電阻分壓出較低電壓的訊號等。sdram、ddr-i、ddr-ii、ddr-iii訊號電壓乙個比乙個低，越來越不容易做穩定。電源供給也要注意，如果能量供給不足，記憶體不會穩定工作。

下面先介紹一下時鐘同步電路的型別，然後分析具體晶元的型別。源同步就是指時鐘選通訊號clk伴隨傳送資料一起由驅動晶元傳送。公共時鐘同步是指在資料的傳輸過程中，匯流排上的驅動端和接收端共享同乙個時鐘源，在同乙個時鐘緩衝器(clock buffer)發出同相時鐘的作用下，完成資料的傳送和接收。

公共時鐘同步，將同乙個時鐘訊號用時鐘分配器分成2路，一路接傳送器，一路接接收器。在時鐘上公升沿傳送資料，在下乙個週期的上公升沿取樣接收。速率在200-300mhz以下。源同步是時鐘和資料一起傳送，時鐘稍稍滯後傳送，傳輸速率主要由資料和時鐘訊號間的時差決定。因此速率快。公共時鐘同步電路走線長度有最大值len <=，源同步電路走線長度有最小值<= len

經常看到「等長佈線」，其實，等長不是目的，真正的目的是滿足建立保持時間，同頻同相，取樣正確。等長只不過可以最簡單地實現這個目的罷了。要定量分析線長，必須按照時鐘模型公式計算。時鐘同步電路的型別在後面有簡單介紹，這裡只要知道sdram是公共時鐘同步，ddr是源同步就可以了。

sdram是公共時鐘同步模式，只關心建立時間，不關心保持時間。這些時間和各段飛行時間，經過各個閘電路延時，clock skew，jitter，cycle等有關，需要按照公式精確計算。算出各種引數後下規則，讓eda軟體輔助設計。選出最長的一根線，不需要計算什麼，只要與之等長即可。有些軟體能自己算，有些只能自己一段段計算，可以程式設計讓excel**對某種格式的報告檔案自動求和，也算半自動化了。

ddr的所有訊號都要加匹配，不論多複雜，為了穩定性。始端匹配串接乙個22/33歐電阻即可，終端匹配分為ac匹配和dc匹配，阻容可以對噪點抑制，戴維寧電路可以提供高壓輸電，使參考電平更準確，雖然直流功耗大，但比單個50歐功耗小。??? cpu和ddr都是高速器件，ddr熱量高，應遠離。而且ddr是源同步時鐘模式，對保持時間有要求，不是線越短越好，有最小距離要求。保證時鐘穩定，同頻同相，冗餘大即可。

有時，訊號線有交叉的情況，此時，可以在pcb裡調線，再反標回去，因為ram的各個資料線不需要一一對應，只要有地方儲存bit就可以了。注意：重新整理線a10不能調，需要讀取ram id時也不能調整。

評價設計的好壞要看margin(冗餘)，setup time margin和hold time margin，sdram/ddr工作沒問題並不意味著margin小，也許在實驗室可以正常工作，可一到現場就宕機。頻率漂移，時鐘抖動，相差，介電常數變化等都會導致取樣錯誤/不滿足建立保持時間，而margin大就可以盡量抵抗這些干擾，在乙個惡劣的環境裡仍然保持穩定。

2410使用64m位元組的sdram擴充套件資料儲存區，由兩片k4s561632組成工作在32位模式下，最高頻率可達100m以上，對於sdram的資料線、時鐘線、片選及其它控制訊號需要進行線長匹配，由此提出以下佈線要求：

1． sdram時鐘訊號：時鐘訊號頻率較高，為避免傳輸線效應，按照工作頻率達到或超過75mhz時佈線長度應在1000mil以內的原則及為避免與相鄰訊號產生串擾，走線長度不超過1000mil，線寬10mil，內部間距5mil，外部間距30mil，要求差分布線，精確匹配差分對走線，誤差允許在20mil以內。

2． sdram資料線：線寬5mil，內部間距5mil，外部間距8mil，盡量在同一層佈線，資料線與時鐘線的線長差控制在50mil內。??

3．在重要的控制訊號線上一搬串聯33的電阻，消除干擾。

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