前面一篇驗證中驗證了axi中的data_reg_out是輸出快取器。這裡再引入乙個slv_reg2作為slv—_reg1的輸入輸出配置暫存器。這裡先實現乙個簡單的功能：當slv_reg2為16'hffff時，slv_reg1作為輸入口，否則slv_reg1作為輸出口（輸入輸出相對主機而言，方便區分）。
（1）硬體設計
對reg_data_out的配置暫存器：
always @(*)begin
//address decoding for reading registers
case ( axi_araddr[addr_lsb+opt_mem_addr_bits:addr_lsb] )
2'h0 : reg_data_out <= slv_reg0;2'
h1 : reg_data_out <= (slv_reg2==
'hffff)? btn : slv_reg1; //
slv_reg1;2'
h2 : reg_data_out <= slv_reg2;2'
h3 : reg_data_out <= slv_reg3;
default : reg_data_out <= 0
;
endcase
end
在修改模組後需要再次打包，在打包後回到bd設計介面時，會在上面提示更新ip，點選後會在下面彈出ip列表，選擇有感嘆號的ip，再點選下面的update就可以了。然後生成bit流。這裡需要等待一段時間。
（2）軟體設計
#include "xil_io.h
"#include
"sleep.h
"#include
"stdio.h
"#include
"xparameters.h
"#define ip_base xpar_myip_v1_0_0_baseaddr
#define reg0_offset 0
#define reg1_offset 4
#define reg2_offset 8
intmain()
}
就是多了乙個對reg2的輸出，通過切換reg2的值確定邏輯判斷是否存在。
板級驗證符合預期。
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