到現在我還是不太理解sdram的時序設定，但是可能矇對了。（呵呵）
開發環境： quartus ii 13.0 板子： de2 ep2c35f672c6n
時序約束step 1：create clock： 50mhz
時序約束step 2： virtual clock（原因：timequest不知道外接時鐘的屬性，即要實在的指出。並要對之約束）
時序約束step 3： set output delay , set input delay （這是最難的，個人認為）
先理解： setuptime 有三類
還要結合具體的分析如：（原因：有些延時是找不到的，如clock network delay to destionation register）最終確定output max delay , min delay。 當然，我覺得分析後猜猜也可以。
我是想寫寫這個圖是如何分析的，但我現在也不是很懂（*^_^* ）等到我能寫的時候我再寫寫這個如何分析。
時序約束step 4：
sdram_clk 即clk2的相移 這部分也是難點 先給出結果
如何分析：
時序約束step 5：set multicycle 根據提示設定相關時鐘的多週期
時序約束step 6：時序收斂的優化到此時，對於 sdram的時序約束應該說是結尾了，但是對於這個工程的時序收斂還是可以優化的。
sdram的時序和系統時序約束到此結束了。。。。。。。o(∩_∩)o
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