Xilinx FPGA程式設計技巧之常用時序約束詳解

為了保證成功的設計，所有路徑的時序要求必須能夠讓執行工具獲取。最普遍的三種路徑為：

offset in約束限定了輸入資料和輸入時鐘邊沿的關係。

在系統同步介面中，同乙個系統時鐘既傳輸資料也獲取資料。考慮到板子路徑延時和時鐘抖動，介面的操作頻率不能太高。

1‑1簡化的系統同步輸入sdr介面電路圖

1‑2sdr系統同步輸入時序

上述時序的約束可寫為：

net "sysclk" tnm_net = "sysclk";

timespec "ts_sysclk" = period "sysclk" 5 ns high 50%;

offset = in 5 ns valid 5 ns before "sysclk";

在源同步介面中，時鐘是在源裝置中和資料一起產生並傳輸。

1‑3簡化的源同步輸入ddr介面電路

1‑4ddr源同步輸入時序

上圖的時序約束可寫為：

net "sysclk" tnm_net = "sysclk";

timespec "ts_sysclk" = period "sysclk" 5 ns high 50%;

offset = in 1.25 ns valid 2.5 ns before "sysclk" rising;

offset = in 1.25 ns valid 2.5 ns before "sysclk" falling;

暫存器到暫存器約束往往指的是週期約束，週期約束的覆蓋範圍包括：

使用這一類時鐘ip core，只需指定它們的輸入時鐘約束，器件將自動的根據使用者生成ip core時指定的引數約束相關輸出，不需使用者手動干預。

1‑5輸入到dcm的時鐘約束

上圖的時序約束可寫為：

net 「clkin」 tnm_net = 「clkin」;

timespec 「ts_clkin」 = period 「clkin」 5 ns high 50%;

在某些情況下，工具並不能自動確定同步的時鐘域之間的時鐘時序關係，這個時候需要手動約束。例如：有兩個有相位關係的時鐘從不同的引腳進入fpga器件，這個時候需要手動約束這兩個時鐘。

1‑6通過兩個不同的外部引腳進入fpga的相關時鐘

上圖的時序約束可寫為：

net「clk1x"tnm_net=「clk1x";

net「clk2x180"tnm_net=「clk2x180";

timespec"ts_clk1x"=period"clk1x 7 5ns;

timespec"ts_clk2x180"=period"clk2x180「ts_clk1x/2phas2 +1.25ns;

非同步時鐘域的傳送和接收時鐘不依賴於頻率或相位關係。因為時鐘是不相關的，所以不可能確定出建立時間、保持時間和時鐘的最終關係。因為這個原因，xilinx推薦使用適當的非同步設計技術來保證對資料的成功獲取。xilinx約束系統允許設計者在不需考慮源和目的時鐘頻率、相位的情況下約束資料路徑的最大延時。

非同步時鐘域使用的約束方法的流程為：

輸出時序約束約束的是從內部同步元件或暫存器到器件管腳的資料。

系統同步輸出的簡化模型如圖所示，在系統同步輸出介面中，傳輸和獲取資料是基於同乙個時鐘的。

1‑7系統同步輸出

其時序約束可寫為：

net "clkin" tnm_net = "clkin";

offset = out 5 ns after "clkin";

在源同步輸出介面中，時鐘是重新產生的並且在某一fpga時鐘的驅動下和資料一起傳輸至下游器件。

1‑8源同步輸出簡化電路時序圖

1‑9源同步小例子時序圖

小例子的時序約束可寫為：

net 「clkin」 tnm_net = 「clkin」;

offset = out after 「clkin」 reference_pin 「clkout」 rising;

offset = out after 「clkin」 reference_pin 「clkout」 falling;

令src_grp為一組源暫存器，dst_grp為一組目的暫存器，如果你確定src_grp到dst_grp之間的路徑不會影響時序效能，那麼可以將這一組路徑約束為虛假路徑，工具在進行時序分析的時候將會跳過對這組路徑的時序分析。這種路徑最常見於不同時鐘域的暫存器資料傳輸，如下圖：

1‑10虛假路徑

其約束可寫為：

net "clk1" tnm_net = ffs "grp_1";

net "clk2" tnm_net = ffs "grp_2";

timespec ts_example = from "grp_1" to "grp_2" tig;

在多週期路徑裡，令驅動時鐘的週期為period，資料可以最大n*period的時間的從源同步元件傳輸到目的同步元件，這一約束降低工具的佈線難度而又不會影響時序效能。這種約束通常用在有時鐘使能控制的同步元件路徑中。

圖 1-11時鐘使能控制的暫存器路徑

必須說明的是上圖enable訊號的產生週期必須大於等於n*period，且每個enable傳輸乙個資料。假設上圖的n=2，mc_grp為時鐘使能enable控制的多週期同步元件組，則約束可寫為：

net "clk1" tnm_net = "clk1";

timespec "ts_clk1" = period "clk1" 5 ns high 50%;

net "enable" tnm_net = ffs "mc_grp";

timespec ts_example = from "mc_grp" to "mc_grp" ts_clk1*2;

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