Xilinx FPGA管腳XDC約束之 物理約束

2021-09-29 13:05:33 字數 2133 閱讀 1110

說明:本文我們簡單介紹下xilinx fpga管腳物理約束,包括位置(管腳)約束和電氣約束

管腳位置約束:set_property pakage_pin 「管腳編號」 [get_ports 「埠名稱」]

管腳電平約束:set_property iostandard 「電壓」 [get_ports 「埠名稱」]

舉例:

set_property iostandard lvcmos33 [get_ports sys_clk]

set_property iostandard lvcmos33 [get_ports ]

set_property iostandard lvcmos33 [get_ports ]

set_property package_pin u18 [get_ports sys_clk]

set_property package_pin m14 [get_ports ]

set_property package_pin m15 [get_ports ]

注意:

2.1普通差分約束

差分訊號約束語法和1節中相同。此處僅舉例。

1)hr i/o bank,vcco = 3.3v,hdmi介面約束

set_property package_pin n18 [get_ports ***s_clk_p]

set_property package_pin v20 [get_ports ]

set_property iostandard ***s_33 [get_ports ***s_clk_p]

set_property iostandard ***s_33 [get_ports ]

2)hp i/o bank,vcco = 1.8v,hdmi介面約束

set_property package_pin n18 [get_ports ***s_clk_p]

set_property package_pin v20 [get_ports ]

set_property iostandard lvds [get_ports ***s_clk_p]

set_property iostandard lvds [get_ports ]

注意:

2.2收發器差分訊號約束

1)收發器mgtrefclk時鐘約束

管腳位置約束:set_property loc 「管腳編號」 [get_ports 「埠名稱」]

舉例:set_property loc g7 [get_ports q2_clk0_gtrefclk_pad_n_in ]

set_property loc g8 [get_ports q2_clk0_gtrefclk_pad_p_in ]

2)收發器mgt通道約束

對於gtxe2_channel通道約束:一種方法是可以利用7系列fpgas收發器嚮導,在配置好收發器配置引數後,自動生成xdc模板,然後將該模板應用到自己的設計中;第二種方法是自己編寫xdc約束檔案,其位約束位置要參照具體原理圖訊號管腳來進行編寫約束檔案。

舉例:對於圖1中四通道收發器對gtxe2_channel約束。

圖1、四通道gtx收發器框圖

收發器通道位置約束:set_property loc 「 gtxe2_channel_x* y * 」 [get_cells 「gtxe_2例化路徑」]

注意:

gtxe_2例化路徑參照圖2所示,路徑名稱依據具體工程實現進行修改。

圖2、收發器通道約束路徑分析

xilinx FPGA 配置原理

從不同的角度分析,可以得到不同的劃分形式,如從主從關係上分,則有主模式 從模式。如果從一次傳輸資料的位寬上分析,則有序列模式 和並行模式。另外還有jtag模式 模式的選擇是由fpga上的m0 m1 m2完成。因此,可以組合出多種不同的模式,如主序列模式 主並模式 從串模式 從並模式。其中,區分主與從...

Xilinx FPGA使用者原語介紹

原語,即primitive。不同的廠商,原語不同 同一家的fpga,不同型號的晶元,可以也不一樣 原語類似最底層的描述方法。使用原語的好處,可以直接例化使用,不用定製ip 即可通過複製原語的語句,然後例化ip,就可使用 xilinx是通過直接修改原語中的引數再例化ip來使用 xilinx公司的原語分...

Xilinx FPGA 使用者原語介紹

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