片內的tsu/tco
是指前級觸發器的tco 和后級觸發器的tsu, 一般來說都是幾百ps 級別的. 可以通過「list paths」命令檢視。這裡的tsu/tco
主要由器件工藝決定, 工作時在受到溫度,電壓的影響略有變化.（如下圖所示）
管腳上的tsu/tco 它是保證系統famx 重要的timing 元素（如下圖示）. 比如: 兩個晶元之間工作在100mhz, 因為100m 的週期為10ns,
（現忽略pcb 走線的延遲）, 如果某訊號對fpga 來說是輸入,那麼前級晶元的tco 加上fpga 的tsu 就不能夠超過10ns. 如果某訊號對於fpga
來說是輸出,那麼fpga 的tco 加上后級晶元的tsu 也不能夠超過10ns. 只有這樣,才能夠保證片間通訊正常。因此對fpga
的管腳進行適當的tco/tsu 的時序約束,是至關重要的timing 設計技巧.
管腳上的tsu/tco 分為以下三個部分.
ioe 走線的延遲. 這個延遲在管腳的tsu/tco 延遲中占有相當的比例,altera 的器件為了降低tsu/tco 在ioe 上的延遲, 專門在ioe
中設定了兩種型別的觸發器, 即 : fast input register(fpga 的管腳為輸入時,優化tsu), fast output
register（fpga 的管腳為輸出時，用於優化tco）
內部邏輯走線的延遲。 在altera 的fpga 中, 由若干個基本資源le
構成乙個lab,比如： stratixgx 是10 個le 組成乙個lab. lab 橫向和縱向排列形成陣列. 在fpga 中,以lab
為基本單元,根據走線長度的不同,分為c4（表示橫跨4 個lab 的走線資源）,c8,c16,r4,r8,16,r24
等不同的走線資源，不同的器件支援不同的走線資源。
觸發器的tsu/tco 的需求,這裡的tsu/tco, 這是由器件工藝決定的,最小的tsu/tco 的要求.
在實際的工作環境中,受溫度,電壓的變化有微小的變化.
前面提到：對fpga 的管腳進行適當的tco/tsu 的時序約束,是至關重要的timing
設計技巧.關鍵是在出了問題的時候,怎麼去解決？
quartus ii 有四處可以對tsu/tco 進行約束.
1. 全域性時序約束. 在quartus ii 中執行assignments→timing setting 彈出如下介面.設計者可以根據系統fmax
的要求去約束tsu/tco.
2. 執行assignments→assignment editor 命令,得到如下介面.設計者可以根據本設計的要求,對輸入/輸出管腳設定tsu/tco
的約束；也可以約束內部觸發器的tsu/tco 的值。(如下圖所示)
3．執行assignments→ assignment editor 命令,選擇」all」或者」logic options」，對管腳進行tsu/tco
的約束.
在」to」選擇對應的管腳,在assignment name 中選擇」fast input register」來約束tsu,選擇」fast output
register」來約束tco. 這也是邏輯工程師通常說的: 為減少tsu/tco 的值，放到ioe 中.
3. 修改佈線後的底層電路.
執行processing→compilation report 命令. 在resource section→input pins/output pins
中選中對應的輸入輸出管腳(如下圖所示).
執行locate→locate to chip editor 命令.得到如下介面.
選中的管腳在chip editor 中已經被highlight(如上圖所示). 雙擊highlight 的的管腳,得到下圖介面.
這裡的引數就是該管腳在佈線後所有的引數,並不是每個引數都可以修改.比如: 對lvds 電平標準,current strength 就不能夠修改等.對於lvttl
電平標準,current strength就有2,4,8,16,24ma 可以修改.
設計者可以根據設計的需求來enable 或者disable fast input register/fast output
register屬性，可以修改輸入管腳到邏輯陣列的延遲和輸出管腳到邏輯陣列的延遲等.
修改完成後，這時不能夠再程式設計工程,只需要執行processing→start→start assembler 更新程式設計sof 檔案和pof
檔案即可。
Quartus II 時序約束
時序約束對於增加設計的穩定性和可靠性是必不可少的，對於複雜時序的設計，很多時候問題就出在時序問題上。quartus ii 所帶的timequest timing analyzer可以方便設計者進行時序約束的設計，管理和分析。本文以quartus ii 10.0軟體為例介紹時序約束的新增和sdc sy...
Quartus II 全加器的設計
quartus ii 全加器的設計 一 全加器的實驗原理 全加器可以由兩個半加器和乙個或門連線而成，這樣得到的半加器電路稱為頂層檔案。下面全加器的設計採用層次結構的vhdl程式設計方法，採用元件例化語句。二 全加器電路圖 三 設計步驟 1.建立工程。2.編寫vhdl檔案。3.波形。這裡採用model...
關於Quartus II的應用
建立乙個自定義列表 如何建立乙個註腳 注釋也是必不可少的 katex數學公式 新的甘特圖功能，豐富你的文章 uml 圖表 flowchart流程圖 匯出與匯入 你好！這是你第一次使用markdown編輯器所展示的歡迎頁。如果你想學習如何使用markdown編輯器,可以仔細閱讀這篇文章，了解一下mar...