quartus是乙個整合的
eda（電子自動化）開發軟體。 ，
vhdl
，verilog
。記憶體編輯
hex，
mif。
要這道檔案的格式代表的意義：
有quartus
：verilog
的拓展名：
.v ；
vhdl
的拓展名：
.vhd
；ahdl
的拓展名：
.tdf ；
原理圖的拓展名：.bsf
，gdf；
利用quartus
軟體設計的流程是：設計輸入（可以是程式檔案，也可以是原理**件）
---》分析與綜合（這個功能的分析）
------
》綜合佈線
--------
》時序分析（時序分析）
-------
1：設計輸入：
vhdl
語言描述在狀態機，控制邏輯，匯流排功能方面較強；而原理圖輸入頂層設計，資料通路邏輯方面有圖形化強，功能明確的特點
2：綜合和分析：先進行語法的分析和校正，依據邏輯設計描述和各種約束條件進行編譯，優化，轉化和綜合。最終獲得門級電路甚至更底層的電路描述網表檔案
3：**：包括了功能**和時序**。功能**是直接對
vhdl
，原理圖描述的邏輯功能進行測試，看是否滿足了功能要求，不涉及具體器件的硬體特性。時序**：接近真實器件特性的**，**精度高。
quartus
可以通過建立和編輯波形檔案，來執行模擬分析。
5：時序分析；分析邏輯的效能，協助時序分析，驗證驅動晶元外訊號的時鐘至管腳延時
（２）ｖｈｄｌ輸入的流程
1：file->new project wizard--
》填寫專案路徑和名稱
--》是否向工程新增檔案
--》選擇目標晶元系類（可以再
assignments--->divices
中調出）
---》選擇是否用第三方的ｅｄａ工具
2：file-->new--->vhdl file---->
編寫檔案（可以再導航欄中右擊頂層實體
---》
setting---
》新增檔案；可以再
assignments--->setting----
》新增檔案）
----
》儲存
3：分析和綜合
processing---
》start----
》start analysis&synthesis
（快捷按鈕）
在這一步中可能會出現top-level design entity is undefined，最起碼我的在這個上面出現了幾次的錯誤，頂層實體的錯誤：可以首先在assignments-->setting--->general中看看實體的名字是否是正確的。如果是搜的別人的**一定要看看**的內容其中
entity forth is
generic(len : integer :=2);
port(
clkin : in std_logic;
clkout : out std_logic
end forth;
這個是乙個實體的定義。在開始和結束的時候一定要保證實體的名字和檔案名字一樣和工程的名字也是一樣的。
4指定**模式：由於在quartus11.0 當中的模擬工具和軟體是分離的（在
quartus
中找不到
simulator
，也沒有波形檔案），因此要借助第三方的**模擬。要取得第三方的支援，我選取的是
modelsim10.1a
，這裡安裝的版本不一樣在
quartus
中的設定是不一樣的。
在assignments----
》setting-----
》eda tool setting-----
》simulation
中選擇tool name
為modelsim
在tool---->option------
》eda tool option
中------
》modelsim
的路徑要把安裝的
modelsim
中安裝檔案的
d:\modelsim\win32
目錄填寫
在assignments ---->simulation----
》more eda netlist writer settings-------
》compile test bench
選取在專案用
vhdl檔案
**的動作是在tools--->run eda simulation tool---> eda rtl simulation
5：全編譯
在確定了工程選定的晶元（assignments----
》device
中檢視）
選擇配置失敗後重新啟動（這個是預設選項，不用修改）
》device---
》device and pin option---->configuaration
；一般是預設配置的）
全編譯---
》processing----start- compilation,
編譯後課檢視報告
6：時序**：
建立波形**
引腳鎖定，在晶元的特定的引腳將檔案中的內容輸入和輸出
assignments----》
assignment editor 在to
和from
中確定引腳
fpga
中 tool----
》programmer
（後面完成的很差，我在modelsim
中沒有完成波形的顯示和時序的**）
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Quartus ii安裝及使用實驗報告
1.實驗目的 實驗一.verilog hdl測試模組 實驗二.時序邏輯的測試模組 一 module decoder3x8 din,en,dout,ex input 2 0 din input en output 7 0 dout output ex reg 7 0 dout reg ex alway...
koa generic session 使用教程
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