Quartus II 全加器的設計

2021-07-24 20:30:41 字數 2109 閱讀 9725

quartus-ii 全加器的設計

一、全加器的實驗原理

全加器可以由兩個半加器和乙個或門連線而成,這樣得到的半加器電路稱為頂層檔案。

下面全加器的設計採用層次結構的vhdl程式設計方法,採用元件例化語句。

二、全加器電路圖

三、設計步驟

1. 建立工程。

2. 編寫vhdl檔案。

3. **波形。(這裡採用modelsim**波形)

四、參考程式

1. 半加器

library ieee;       --庫檔案  

use ieee.std_logic_1164.all;

entity h_adder is --實體

port( --埠定義

a : in std_logic;

b : in std_logic;

so : out std_logic;

co : out std_logic

);

end entity h_adder;

architecture fh1 of h_adder is --結構體

begin

so <= a xor b;

co <= a and b;

end architecture fh1;

2. 或門

library ieee;     --庫檔案

use ieee.std_logic_1164.all;

entity or2a is

port(a, b : in std_logic; c : out std_logic);

end entity or2a;

architecture one of or2a is

begin

c <= a or b;

end architecture one;

3. 全加器

library ieee;      --庫檔案

use ieee.std_logic_1164.all;

entity f_adder is --實體

port(ain,bin,cin : in std_logic;

cout, sum : out std_logic);

end entity f_adder;

architecture fd1 of f_adder is --結構體

component h_adder --元件例化語句

port(a,b : in std_logic; co,so : out std_logic);

end component;

component or2a --元件例化語句

port(a,b : in std_logic; c : out std_logic);

end component;

signal net1,net2,net3 : std_logic;

begin

u1 : h_adder port map(a=>ain, b=>bin, co=>net2, so=>net1); --連線關係

u2 : h_adder port map(net1, cin, net3, sum);

u3 : or2a port map(a=>net2, b=>net3, c=>cout);

end architecture fd1;

四、**波形圖

1. 時序**

2. 功能**

經過驗證,時序**圖和功能**圖均符合要求,結果是正確的。

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