時鐘是數位電路中所有訊號的參考，特別是在fpga中，時鐘是時序電路的動力，是血液，是核心。沒有時鐘或者時鐘訊號處理不得當，都會影響系統的效能甚至功能，所以在一般情況下，在同乙個設計中使用同乙個時鐘源，當系統中有多個時鐘時，需要根據不同情況選擇不同的處理方法，將所有的時鐘進行同步處理，下面分幾種情況介紹時鐘的同步處理方法。
第一種情況：
當有多個時鐘在同乙個數位電路中，且有乙個時鐘(clk)的速率大於其它時鐘兩倍以上。
這種情況最為簡單，在介面部分就必須要對其他時鐘進行同步化處理，將其處理為與clk同步的時鐘訊號。
這樣處理的好處是：
便於處理電路內部時序；
時鐘間邊界條件只在介面部分電路進行處理。
實質上，時鐘取樣的同步處理方法就是上公升沿提取電路，經過上公升沿提取輸出資訊中，帶有了系統時鐘的資訊，所以有利於保障電路的可靠性和可移植性。
第二種情況：
當系統中所有時鐘沒有乙個時鐘速率達到其他時鐘頻率的兩倍的情況，也就是系統中多個時鐘速率差不多的情況。
這個時候無法滿足取樣定理，所以在介面部分就必須對其他時鐘和資料通過fifo或者dpram進行隔離，並將其他時鐘資訊轉換為和系統時鐘同步的允許訊號。比如在高速的資料採集系統當中，ad的採集時鐘往往比較高，大於系統時鐘的一半以上，這時候採用同步化處理無法滿足時序設計。
第三種情況：
系統中多個時鐘之間存在資料互相取樣。
對於這種情況，可使用兩級觸發器級聯取樣資料，避免亞穩態發生。
第四種情況：
多級時鐘網路處理。
所謂多級時鐘網路是指時鐘經過超過一級的閘電路後連到觸發器的時鐘輸入端。
由於時鐘建立-保持時間的限制，fpga設計中應盡量避免採用多時鐘網路，在設計中必須要將時鐘網路進行簡化，盡量採用使能的方式或者其他簡化的電路結構。
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