fpga時序約束簡介。
時序約束的場景：
在簡單電路中，當頻率較低時，數碼訊號的邊沿時間可以忽略時，無需考慮時序約束。但在複雜電路中，為了減少系統中各部分延時，使系統協同工作，提高執行頻率，需要進行時序約束。通常當頻率高於50mhz時，需要考慮時序約束。
限制fpga最大頻率的因素：
越多的閘電路，所構成的組合邏輯延時越大，以altera c4為例，fpga實際上是用四輸入查詢表（lut, look-up-tables）的方式實現閘電路的，變數數目小於4的所有組合邏輯延時相同，大於4時需要多個查詢表組合，延時增加。
路徑延時是所有延時中最需要考慮的，甚至可以佔到總延時的一半以上，一般eda工具不會尋找最快的路徑，需要施加時序約束。
時鐘傳到每個觸發器的時間會由於距離時鐘源路徑長度不同而有偏移，時鐘偏移可以通過走時鐘樹的結構解決，但時鐘偏斜永遠存在，不可能消除。時鐘抖動是由於溫度分布，訊號串擾等因素使得晶振、pll等產生的時鐘訊號週期不會嚴格相等而造成的。
輸入管腳的資料必須在時鐘有效之前提前出現的時間稱為建立時間tsu；保持時間th是指在時鐘上跳沿后，資料必須保持的最小時間。
在時鐘有效後，d的資料並不能立即傳到q端，這段等待的時間就是觸發器的時鐘到輸出時間。
以上時間是觸發器固有時間，無法更改。
合理的時序約束可以提高執行頻率，但往往會使得功耗增加， 在效能要求不高的移動裝置中，需要綜合考慮。
高扇出訊號是指帶多負載的訊號，在多負載情況下，訊號的延時會增大，訊號到達某些負載的時間增加，從而可能造成該訊號相對時鐘訊號是乙個晚到的訊號。
FPGA時序約束筆記3
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