我們用軟體程式設計的時候，用到除法的時候，乙個/這樣的除號就搞定了。但是如果用硬體來實現除法，又是怎麼樣實現的了。
計算機儲存的數都是以二進位制數來儲存的，二進位制的除法和我們平常用到十進位制除法是一樣的。輾轉相除法。
計算如上圖，從最高位開始計算，如果大於除數，商為1。然後算下一位。直到算到最後一位，最後剩的結果為餘數。
原理是很簡單的，但是實現起來，還是有點麻煩的。下面就編寫**來實現硬體的除法。
這裡輸入的除數和被除數都是8位的數。簡單考慮，都是無符號數。即不考慮資料正負。輸出的商和餘數也都是8位表示。
從以上的計算，我們可看出，計算是首先將除數和被除數的最高的三位，比較，如果小於，則對應計算出來的商為1，然後被除數要減去除數，否則為0。然後再將除數和被除數的後面三位在比較，依次與被除數的最後3位比較完，輸出最後的結果。
而這裡，我們採用的方法是，將被除數，擴充套件成16位的資料，低8位為被除數的值，高八位的值全為0。開始訊號有效時，將被除數擴充套件成16位資料賦值給data，然後開始運算。比較data的高八位和除數的值，如果大於0，說明被除數大，將此時商置1，賦值給data的最低位，然後將data高8位資料減去除數。最後將data向左移位一位，準備下一次比較。最終計算8次後。data的高8位資料就為所求的餘數，低八位就為所求的商。
下面舉個例子說明：
初始：輸入被除數的值為78，輸入除數的值為34
**，比較簡單，只要知道了原理，**是很好編寫的。主要是要理解將被除數擴充套件為16位。然後再計算。
編寫測試**，測試：
**圖如下所示。
從**圖中，可看出，在輸入資料8個時鐘週期後，輸出最終的計算結果。
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原文
除法器FPGA實現
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