fpga中除法器的設計
在fpga中除法器可通過位移比較實現，通過觸發器的設計使面積功耗不會因為位數的變化有較大的變動，位數設定最好用引數進行設定這樣可以在上層模組中對位數進行重定義，防止對引腳的浪費。
演算法解析
當輸入確認訊號來臨時，商和餘數，及所有暫存器被全部清零，新一輪計算開始，計數器cnt賦值size+1,當cnt為1時，將temp[2*size-1:size]賦值到餘數，temp[size-1:0]賦值到商，當cnt值大於0時對tempa_r進行處理，如果這個暫存器小於被除數，則對它進行左移，將除數的每一位從高到低依次賦值給tempa_r,同時計數器減1，否則令tempa_r與被除數相減。
`timescale 1ns/1ns
module div_move(
clk, //時鐘訊號
tempa, //除數
tempb, //被除數
value, //商
value_r //餘數
); parameter size=8;
input clk;
input [size-1:0]tempa;
input [size-1:0]tempb;
output reg [size-1:0]value;
output reg [size-1:0]value_r;
reg [size-1:0]tempa_value;
reg [2*size-1:0]tempb_value;
reg [2*size-1:0]tempa_r;
reg [7:0]cnt;
reg [size-1:0]tempa_1;
reg [size-1:0]tempb_1;
wire ack;
initial
begin
cnt<=0;
tempa_1<=0;
tempb_1<=0;
tempa_value<=0;
tempa_r<=0;
tempb_value<=0;
value<=0;
value_r<=0;
endalways@(posedge clk)
begin
if(cnt==0)begin
tempa_1<=#20 tempa;
tempb_1<=#20 tempb;
endend
assign ack=((tempa_1!=tempa)|(tempb_1!=tempb));
wire cmp;
assign cmp=(tempa_r0)begin //cnt大於0時對資料處理
if(cmp)begin
tempa_r<=; //tempa_r小於tempb_value時左移
endelse begin //否則tempa_r與tempb_value相減，最低為賦值1
tempa_r<=tempa_r-tempb_value;
tempa_r[0]<=1'b1;
endif(cnt1==1)begin
value_r<=tempa_r[2*size-1:size]; //cnt1等於1時給餘數和商賦值
value<=tempa_r[size-1:0];
endend
endend
endmodule
```
除法器FPGA實現
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