針對主儲存器的邏輯結構，如下圖可以看出，它暴露給外部的介面(接線)分別是位址線、資料線、片選線、讀寫控制線。cpu通過這些接線實現與記憶體晶元的溝通。
需要明確一些概念
為了能夠加深印象，我這裡搞成**，複述一遍
特點/ 型別
sram
dram
儲存資訊
觸發器（雙穩態，讀出後不會改變狀態）
電容（需要充放電，讀取出需要重新充電以維持狀態）
破壞性讀出
非（讀：檢視觸發器的狀態；寫：改變觸發器的狀態）
是（讀：連線電容，檢測電流變化；寫：給電容充/放電）
需要重新整理
不要（能保持兩種穩定的狀態）
需要（電容上的電荷只能維持2ms）
送行列位址
同時送（行位址和列位址位數不同，需要同時傳送）
分兩次送(行位址和列位址位數相同，可以位址線復用，線數少一半)
執行速度快慢
整合度低（需要6個邏輯元件構成）
高（1-3個邏輯元件構成）
發熱量大（邏輯元件越多發熱量越大）
小儲存成本
高（邏輯元件越多，成本就越高）低用途
常用作cache
常用作主存
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